基于APB總線的通用PWM核設(shè)計(jì)與實(shí)現(xiàn).pdf

1、為了滿足電力電子中馬達(dá)及電能變頻控制SoC芯片集成三相脈沖寬度調(diào)制(PWM)信號發(fā)生器的需求,本設(shè)計(jì)為SoC設(shè)計(jì)者提供了基于ASIC設(shè)計(jì)的三相PWM IP核。本文介紹了基于APB總線的通用PWM核全流程設(shè)計(jì)與實(shí)現(xiàn),包括PWM核的前端RTL級設(shè)計(jì)、邏輯綜合、可測性設(shè)計(jì)、物理設(shè)計(jì)以及對整個IP核的驗(yàn)證。
　　 首先,作者介紹了AMBA2.0 APB總線規(guī)范,在此基礎(chǔ)上提出了PWM核的構(gòu)架與算法,實(shí)現(xiàn)了功能定義和模塊劃分,提出了PWM

2、核中關(guān)鍵模塊的設(shè)計(jì),包括:周期計(jì)數(shù)模塊、時移計(jì)數(shù)模塊、死區(qū)插入模塊以及中斷產(chǎn)生模塊,同時介紹了PWM核的應(yīng)用方式。接著,闡述了PWM核邏輯綜合和可測性設(shè)計(jì)的步驟、關(guān)鍵技術(shù)以及分析結(jié)果。然后,介紹了PWM核的物理設(shè)計(jì),主要包括:布局規(guī)劃、布局、時鐘樹綜合及布線,并給出了相應(yīng)的步驟、實(shí)現(xiàn)方法及結(jié)果分析。最后,給出了PWM核的驗(yàn)證結(jié)果,包括:功能仿真、時序仿真、靜態(tài)時序分析以及形式驗(yàn)證。通過驗(yàn)證表明所設(shè)計(jì)的PWM核完全滿足設(shè)計(jì)規(guī)范的要求,并最

3、終實(shí)現(xiàn)了時序收斂。
　　 本設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法,其實(shí)現(xiàn)是基于Synopsys公司提供的全系列ASIC設(shè)計(jì)工具,采用Verilog硬件描述語言實(shí)現(xiàn)了PWM核RTL級的描述,使用Design Compiler完成邏輯綜合,采用DFT Compier進(jìn)行可測性設(shè)計(jì),使用ICCompiler進(jìn)行物理設(shè)計(jì),運(yùn)用VCS工具及其提供的VIP進(jìn)行邏輯功能與時序的仿真驗(yàn)證,采用PrimeTime進(jìn)行靜態(tài)時序分析,運(yùn)用Formality完成

4、形式驗(yàn)證。
　　 文章的主要貢獻(xiàn)在于提供了一個完整的PWM核的全流程設(shè)計(jì)方案,解決了PWM核全流程設(shè)計(jì)中涉及到諸多技術(shù)難點(diǎn),如:時移計(jì)數(shù)模塊的RTL級設(shè)計(jì);死區(qū)模塊的插入算法設(shè)計(jì);PWM硬核的布局規(guī)劃等。本款PWM核除了應(yīng)用于三相控制之外,還可以通過合理地修改或寄存器配置用于單相控制,并且可通過Building Blocks方法構(gòu)建任意路PWM信號發(fā)生器,體現(xiàn)出核應(yīng)用的靈活性及高度的可配置性等特點(diǎn)。本設(shè)計(jì)的目的是為設(shè)計(jì)者提供功能