CLB總線電子系統(tǒng)極建模.pdf

1、隨著集成電路(IC)設(shè)計(jì)和工藝的不斷發(fā)展，人們已經(jīng)可以把復(fù)雜的電子系統(tǒng)集成到一個(gè)芯片上，這就是所謂的片上系統(tǒng)(System on Chip，SoC)。而總線作為SoC系統(tǒng)的一部分，它負(fù)責(zé)整個(gè)系統(tǒng)的信息交互、數(shù)據(jù)傳輸和傳輸控制等重要功能。一種設(shè)計(jì)規(guī)范、功能正確的總線不僅能夠保證系統(tǒng)能夠正常、穩(wěn)定的運(yùn)行，而且還能大大提升的整體的性能，這使得總線的設(shè)計(jì)與建模變得越來(lái)越重要。SoC的設(shè)計(jì)過(guò)程應(yīng)該是一個(gè)軟件、硬件協(xié)同設(shè)計(jì)的過(guò)程，而傳統(tǒng)的以寄存器傳

2、輸級(jí)(RTL)建模為基礎(chǔ)的設(shè)計(jì)方法，只有在全部的硬件設(shè)計(jì)完成后才能進(jìn)行軟件的測(cè)試和系統(tǒng)的集成，這大大的降低了開(kāi)發(fā)的效率，延長(zhǎng)了產(chǎn)品面市的時(shí)間，從而減小了產(chǎn)品的市場(chǎng)競(jìng)爭(zhēng)力。
　　 SoClib是由法國(guó)TIMA Lab提供的電子系統(tǒng)級(jí)(Electronic System Level，ESL)硬件設(shè)計(jì)仿真平臺(tái)。本論文詳細(xì)介紹了在SoClib上對(duì)具有自主知識(shí)產(chǎn)權(quán)的CLB總線的設(shè)計(jì)。總結(jié)了基于CLB總線事務(wù)級(jí)建模(Transaction

3、Level Modeling，TLM)的一套方法。CLB總線是具有自主知識(shí)產(chǎn)權(quán)的、32位RISC嵌入式CPU-C℃ore的SoC平臺(tái)中使用的層次化片上總線。本文采用面向?qū)ο蟮脑O(shè)計(jì)技術(shù)，使用SystemC語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)了CLB總線的周期精確的事務(wù)級(jí)建模。為了增強(qiáng)所建立CLB總線IP模型的復(fù)用性，本文對(duì)其進(jìn)行了標(biāo)準(zhǔn)的VCI協(xié)議的封裝，以使本IP模型可以應(yīng)用到不同的SoC系統(tǒng)中。
　　 最后，本文將所建立的CLB總線的事務(wù)級(jí)IP模型與S