基于電子系統(tǒng)級(jí)的C-CORE處理器建模.pdf

1、隨著SoC的發(fā)展，越來越多的嵌入式微處理器和外設(shè)被集成到一個(gè)芯片上，SoC設(shè)計(jì)復(fù)雜度呈現(xiàn)出指數(shù)級(jí)的增長。SoC的軟硬件集成和優(yōu)化的越來越復(fù)雜導(dǎo)致了系統(tǒng)架構(gòu)開發(fā)的工作量急劇增加，延長了SoC系統(tǒng)的開發(fā)周期，包括軟件開發(fā)、硬件開發(fā)和系統(tǒng)驗(yàn)證時(shí)間。不斷增加的對(duì)低功耗和縮短上市時(shí)間的需求，迫使在較低抽象層次的RTL開發(fā)不能滿足SoC設(shè)計(jì)對(duì)仿真時(shí)間的要求。新興的電子系統(tǒng)級(jí)設(shè)計(jì)方法學(xué)克服了RTL設(shè)計(jì)所面臨的挑戰(zhàn)。ESL設(shè)計(jì)以抽象的方式來描述SoC系

2、統(tǒng)，給軟硬件工程師一個(gè)虛擬的硬件原型平臺(tái)，用以進(jìn)行設(shè)計(jì)初期的硬件系統(tǒng)結(jié)構(gòu)探索和軟件程序開發(fā)。ESL設(shè)計(jì)能夠提供比RTL設(shè)計(jì)更快的仿真速度以及根據(jù)實(shí)際需求所要求的不同抽象層次的時(shí)序精度，以進(jìn)行SoC系統(tǒng)整體性能的評(píng)估。
　　 本文利用新興的ESL設(shè)計(jì)方法學(xué)，設(shè)計(jì)出C℃ORE嵌入式微處理器的混合模型，包括ISS和Cache，詳細(xì)介紹了基于ESL設(shè)計(jì)的方法，實(shí)現(xiàn)ISS和Cache的流程，并且介紹了將其集成到法國開源平臺(tái)SoCLib的方