高壓低導(dǎo)通電阻SOI器件模型與新結(jié)構(gòu).pdf

1、在智能功率集成電路（Smart Power IntegratedCircuit，簡(jiǎn)稱SPIC）中，SOI（Silicon On Insulator）技術(shù)憑借著功耗低、速度高和集成度高等一系列優(yōu)點(diǎn)已經(jīng)獲得了廣泛的應(yīng)用。目前，作為智能功率集成電路中的基本元件，高壓SOI LDMOS（lateral double-diffusedMOSFET）的研究主要集中在提高擊穿電壓和降低比導(dǎo)通電阻兩個(gè)方面。在介質(zhì)埋層中采用具有低介電常數(shù)的介質(zhì)材料也被證

2、明可以有效地增強(qiáng)高壓SOI LDMOS的縱向耐壓?？墒?，在器件耐壓時(shí)，現(xiàn)有的理論模型僅給出了變介電層上方漂移區(qū)表面電勢(shì)及表面電場(chǎng)連續(xù)分布的解析式。另一方面，由于高壓SOI LDMOS中必須存在一定長(zhǎng)度的漂移區(qū)以滿足其擊穿電壓的要求，這就限制了其比導(dǎo)通電阻的降低。在緩解高壓SOI LDMOS擊穿電壓與比導(dǎo)通電阻之間矛盾關(guān)系的研究中，槽型技術(shù)逐漸被應(yīng)用于器件結(jié)構(gòu)的設(shè)計(jì)中。利用槽型技術(shù)，通過(guò)在漂移區(qū)中形成由SiO2填充的介質(zhì)槽，槽型高壓SOI

3、 LDMOS可以在較短的器件長(zhǎng)度下獲得所需的擊穿電壓，從而降低了比導(dǎo)通電阻和器件所占的芯片面積。但是，有關(guān)進(jìn)一步降低槽型高壓SOI LDMOS比導(dǎo)通電阻的研究較少。
　　本論文圍繞高壓SOI LDMOS擊穿電壓與比導(dǎo)通電阻之間的矛盾關(guān)系，對(duì)利用變介電層增強(qiáng)高壓SOI LDMOS擊穿電壓和降低槽型高壓SOILDMOS比導(dǎo)通電阻兩個(gè)方面進(jìn)行了深入的研究，提出了一個(gè)高壓 SOI器件勢(shì)阱模型和兩類器件新結(jié)構(gòu)。本文主要?jiǎng)?chuàng)新點(diǎn)如下：
　

4、　第一，建立高壓 SOI器件勢(shì)阱模型。基于二維泊松方程，通過(guò)修正電勢(shì)分布的解析式，建立了計(jì)及界面積累空穴的高壓SOI器件勢(shì)阱模型。在高壓SOI器件反向耐壓時(shí)，借助所建立的勢(shì)阱模型，獲得了復(fù)合介電層上方漂移區(qū)內(nèi)電勢(shì)及電場(chǎng)連續(xù)分布的解析式，并理論分析了復(fù)合介電層中各部分不同介電常數(shù)對(duì)漂移區(qū)內(nèi)電勢(shì)和電場(chǎng)分布的影響。同時(shí)，通過(guò)勢(shì)阱模型的分析發(fā)現(xiàn)，在器件反向耐壓時(shí)高濃度的空穴將周期性地積累于復(fù)合介電層上方，并對(duì)其形成的機(jī)理進(jìn)行了理論分析。研究表明

5、由勢(shì)阱模型所獲得的漂移區(qū)內(nèi)電勢(shì)和電場(chǎng)分布與仿真結(jié)果吻合較好。所提勢(shì)阱模型分析了復(fù)合介電層中不同的介電常數(shù)對(duì)器件反向耐壓時(shí)漂移區(qū)內(nèi)電勢(shì)及電場(chǎng)分布的影響，并將分析結(jié)果應(yīng)用于高壓 SOI器件結(jié)構(gòu)的設(shè)計(jì)中，以提高擊穿電壓以及緩解自熱效應(yīng)。
　　第二，基于上述勢(shì)阱模型，提出一類具有變介電層的高壓 SOI器件新結(jié)構(gòu)。該類結(jié)構(gòu)采用相對(duì)介電常數(shù)為2.65的低介電常數(shù)材料和 Si3N4材料構(gòu)成其介質(zhì)埋層，在利用低介電層增強(qiáng)縱向耐壓的同時(shí)，還借助復(fù)合

6、介電層在漂移區(qū)內(nèi)引入的多個(gè)電場(chǎng)峰提高橫向耐壓，從而提高器件擊穿電壓。該類結(jié)構(gòu)主要包括：（1）復(fù)合介電層高壓SOI LDMOS（CK SOI LDMOS），該結(jié)構(gòu)在1μm的頂層硅和1μm的介質(zhì)埋層下獲得了213 V的擊穿電壓；（2）變介電層高壓SOI LDMOS（CD SOI LDMOS），與常規(guī)SOI LDMOS的287 V相比，該結(jié)構(gòu)的擊穿電壓提高為362 V。同時(shí)，介質(zhì)埋層中的Si3N4還有效地緩解了該類結(jié)構(gòu)的自熱效應(yīng)。在此基礎(chǔ)上，

7、對(duì)具有低介電常數(shù)的介質(zhì)材料進(jìn)行了實(shí)驗(yàn)探索，制備獲得相對(duì)介電常數(shù)為3.1587的SiOCF薄膜。
　　第三，基于理論分析，提出一類具有低比導(dǎo)通電阻的槽型高壓 LDMOS新結(jié)構(gòu)。通過(guò)理論分析，獲得了高壓 LDMOS比導(dǎo)通電阻與溝道區(qū)電阻、漂移區(qū)優(yōu)化摻雜濃度和器件長(zhǎng)度的關(guān)系。分析結(jié)果表明，通過(guò)縮短器件長(zhǎng)度槽型高壓LDMOS實(shí)現(xiàn)了比導(dǎo)通電阻的降低，在此基礎(chǔ)上降低溝道區(qū)電阻或提高漂移區(qū)優(yōu)化摻雜濃度可以進(jìn)一步降低器件的比導(dǎo)通電阻?；诶碚摲治?/p>

8、，提出具有雙縱向場(chǎng)板的槽型高壓SOI器件（DFPT MOSFET），該結(jié)構(gòu)借助介質(zhì)槽內(nèi)形成的雙縱向場(chǎng)板，在提高擊穿電壓的同時(shí)還利用其輔助耗盡作用提高了漂移區(qū)優(yōu)化摻雜濃度，進(jìn)而降低比導(dǎo)通電阻。在擊穿電壓為589 V時(shí)，DFPT MOSFET由此獲得了110mΩ·cm2的比導(dǎo)通電阻。同時(shí)，又提出埋p島槽型高壓SOI LDMOS器件（PT SOI LDMOS），該結(jié)構(gòu)利用埋p島的輔助耗盡作用實(shí)現(xiàn)比導(dǎo)通電阻的進(jìn)一步降低。研究結(jié)果表明， PT S