基于FPGA的ADPCM語音編解碼的研究與實現(xiàn).pdf

1、隨著微電子和計算機技術(shù)的快速發(fā)展進步，數(shù)字系統(tǒng)設(shè)計技術(shù)也得以飛速發(fā)展。大規(guī)模可編程邏輯器件的出現(xiàn)和集成工藝的發(fā)展推動了數(shù)字系統(tǒng)設(shè)計理念的深刻變革?，F(xiàn)如今數(shù)字信號處理的大多采用數(shù)字信號處理器（DSP）或者專用集成電路（ASIC）的方案，它有以下問題存在，例如：高速性能不好，升級配置不夠靈活，開發(fā)周期長，成本高等。而用現(xiàn)場可編程門陣列（FPGA）實時處理數(shù)字語音信號，它不僅可以提高處理速度、使系統(tǒng)的維護升級更加方便，而且有效縮短了開發(fā)周期、

2、降低了開發(fā)成本。
　　本論文主要研究了ADPCM語音編解碼算法以及基于FPGA實現(xiàn)的軟硬件方案。ADPCM是一種針對16bit位寬的PCM語音信號進行壓縮編碼的算法，有效減小了儲存空間，在通信上可以擴充信道容量。本文針對算法的特點邏輯的復(fù)雜度，選用了賽靈思（XILINX）公司的Spartan3系列的XC3S1000作為系統(tǒng)的核心FPGA芯片。開發(fā)綜合編譯環(huán)境為ISE，在此平臺下用Verilog HDL語言完成UART串行收發(fā)、編解

3、碼、FIFO緩存等模塊的設(shè)計，并且使用仿真工具Modelsim對各個模塊進行了功能仿真，驗證了各個模塊的邏輯功能。為了進一步驗證其功能，還搭建了硬件電路，包括：FPGA加載電路、供電電路、DA轉(zhuǎn)換電路和接口電路等，完成了對所設(shè)計數(shù)字語音編解碼系統(tǒng)的實際硬件電路的驗證。
　　通過軟件仿真和硬件驗證，證明采用FPGA設(shè)計的數(shù)字語音處理系統(tǒng)獲得了較好的編解碼效果，充分體現(xiàn)了其實時性好，升級維護方便，成本低等優(yōu)點。另外，還可以進一步完善F