March C+算法改進(jìn)及其在嵌入式SRAM測(cè)試中的應(yīng)用.pdf

1、當(dāng)今片上系統(tǒng)SoC中嵌入存儲(chǔ)器越來(lái)越多，所占芯片面積越來(lái)越大，存儲(chǔ)器的高集成度特點(diǎn)決定了其出現(xiàn)故障的概率比一般電路要大的多，在SoC中存儲(chǔ)器故障是導(dǎo)致芯片成品率下降的一個(gè)主要原因，因此對(duì)嵌入式存儲(chǔ)器的測(cè)試研究變得越來(lái)越重要。
　　存儲(chǔ)器在工藝制造過程中可能出現(xiàn)缺陷，造成存儲(chǔ)數(shù)據(jù)丟失、無(wú)法正確存儲(chǔ)等故障，存儲(chǔ)器有固定故障、耦合故障等故障模型。March算法是存儲(chǔ)器測(cè)試的常用算法。其中March C+算法應(yīng)用非常廣泛，在此算法基礎(chǔ)上針

2、對(duì)其不足之處進(jìn)行改進(jìn)，讓相鄰單元和相鄰地址位寫入相反的值，在測(cè)試時(shí)間不增加的基礎(chǔ)上，提高對(duì)故障的測(cè)試能力，在本論文中，稱之為March iC+算法。
　　應(yīng)用自頂向下的IC設(shè)計(jì)方法以及仿真驗(yàn)證軟件ModelSim，設(shè)計(jì)基于MarchiC+算法的嵌入式存儲(chǔ)器內(nèi)建自測(cè)試(BIST)硬件電路結(jié)構(gòu)，詳細(xì)分析BIST內(nèi)部各個(gè)模塊的功能、工作原理等。并對(duì)內(nèi)部各個(gè)模塊和整體電路進(jìn)行仿真驗(yàn)證，得到仿真結(jié)果。得到正確仿真結(jié)果后再利用FPGA開發(fā)工具

3、QuartusⅡ，經(jīng)過編譯綜合后，得出電路結(jié)構(gòu)使用的邏輯單元為97，并且得到其寄存器級(jí)的電路結(jié)構(gòu)圖。
　　當(dāng)系統(tǒng)內(nèi)部嵌入的存儲(chǔ)器為多個(gè)時(shí)的情形，若仿照以上單個(gè)存儲(chǔ)器BIST的做法，大量的BIST結(jié)構(gòu)勢(shì)必耗費(fèi)芯片的面積。對(duì)此，提出嵌入式多存儲(chǔ)器的聯(lián)合測(cè)試方案，并以兩個(gè)存儲(chǔ)器聯(lián)合測(cè)試為例進(jìn)行詳細(xì)的分析設(shè)計(jì)。聯(lián)合測(cè)試方案使用相同的激勵(lì)產(chǎn)生模塊，以達(dá)到降低BIST結(jié)構(gòu)占用芯片面積的目的。通過仿真軟件的仿真驗(yàn)證后得到合理的仿真結(jié)果后，相似的