高速低功耗嵌入式SRAM的設計.pdf

1、SRAM(StaticRandomAccessMemory)是SOC(SystemOnChip)中最為常見的模塊之一,隨著工藝的進步,片上SRAM的速度和容量都取得了飛速的發(fā)展。大容量的SRAM勢必會帶來更多的功耗開銷,因而高速、大容量、低功耗SRAM的設計是當今研究的熱點和難點。
　　本文結(jié)合實際應用需求,采用自底向上的層次化方法,設計了一個全定制8K×32b的SRAM。從SRAM最基本的存儲單元開始,依據(jù)當前SRAM存儲單元存

2、在的幾種方案,對比分析選定了適合本課題的6管存儲單元。同時,為了降低功耗,采用字線分割技術(shù)將存儲陣列劃分為4塊。采用了預譯碼和分塊譯碼技術(shù)設計SRAM的譯碼電路可以提高譯碼速度并降低面積開銷;門控時鐘技術(shù)可以進一步降低系統(tǒng)功耗;精心設計的預充電路可以減小預充電的等待時間。最后為了精確控制靈敏放大器的開啟時間,降低工藝和外界因素對其的影響,避免位線放電過多,本文采用改進的replicabitline結(jié)構(gòu)來控制靈敏放大器的使能信號,因而可以

3、較為準確的控制位線放電,使位線放電到100mV左右的電壓差時開啟靈敏放大器。
　　本文設計的256KbSRAM電路采用SMIC0.18μmCMOS工藝在CadenceVirtuso平臺下完成全定制設計,并采用Nanosim對SRAM整體電路進行仿真驗證。和MemoryComplier自動生成的SRAM相比,在TT工藝角下,本文設計的SRAM讀取延時為2.095ns,比前者快0.5ns左右;平均功耗為10.53mW,約為前者的八分之

4、一。因此本文設計的SRAM非常適合應用于低功耗、高速SOC中。
　　本文獨創(chuàng)性的工作包括:采用邏輯努力方法設計了一種高速譯碼電路;分析指出傳統(tǒng)replicabitline結(jié)構(gòu)可能存在反饋震蕩的問題,并通過仿真證實了這些問題的存在;結(jié)合replicabitline結(jié)構(gòu)提出了一種改進的replicabitline結(jié)構(gòu)來解決傳統(tǒng)replicabitline結(jié)構(gòu)存在的問題,并仿真驗證了改進的replicabitline電路;采用字線分割技