HDL代碼質(zhì)量評估方法關(guān)鍵技術(shù)研究與電路性能優(yōu)化.pdf

1、HDL源代碼的質(zhì)量度量和質(zhì)量控制是加速 SoC/ASIC芯片設(shè)計(jì)進(jìn)度、提高SoC/ASIC芯片質(zhì)量的重要環(huán)節(jié),已經(jīng)成為限制 SoC/ASIC芯片質(zhì)量和可靠性的瓶頸,為了加速 SoC/ASIC設(shè)計(jì)過程,保證源代碼研發(fā)質(zhì)量,并盡早發(fā)現(xiàn)芯片設(shè)計(jì)階段存在的缺陷,迫切需要提出 HDL源代碼質(zhì)量評估的方法。本文對 HDL源代碼質(zhì)量評估關(guān)鍵技術(shù)——HDL源代碼抽象技術(shù)和組合邏輯環(huán)轉(zhuǎn)化技術(shù)進(jìn)行了研究。同時(shí),研究成果在參與的三個(gè)芯片設(shè)計(jì)項(xiàng)目中得到了驗(yàn)證。

2、主要成果有:
　　1、鑒于現(xiàn)有主流源代碼工具只能根據(jù)定制的規(guī)則進(jìn)行靜態(tài)形式檢查,對于一些與規(guī)則無關(guān)的代碼缺陷則無法進(jìn)行審核。故提出了一種以復(fù)雜度為導(dǎo)向的 HDL源代碼抽象方法,該方法著眼于可綜合 HDL源代碼層面,將源代碼抽象為一個(gè)兩層有向網(wǎng)絡(luò)。該網(wǎng)絡(luò)以高復(fù)雜度節(jié)點(diǎn)為網(wǎng)絡(luò)源端,邊權(quán)值反映 HDL源代碼的描述復(fù)雜度。采用了經(jīng)典的 Dijkstra算法作為高復(fù)雜度代碼搜索算法,將其應(yīng)用于定位HDL源代碼中復(fù)雜度較高的部分。其中,被作為

3、實(shí)驗(yàn)對象的實(shí)例有:處理器類設(shè)計(jì) PE、總線結(jié)構(gòu)類設(shè)計(jì) XD_BUS、算法實(shí)現(xiàn)類設(shè)計(jì) MQ編碼器、通用外設(shè)類 IP核 MMC/SD/TF卡控制器。實(shí)驗(yàn)結(jié)果說明,該方法能夠有效地提取代碼中設(shè)計(jì)復(fù)雜度較高的代碼,使得這部分設(shè)計(jì)較為復(fù)雜、易出現(xiàn)質(zhì)量問題的源代碼得到重點(diǎn)審核,彌補(bǔ)現(xiàn)有源代碼檢查工具只能進(jìn)行靜態(tài)規(guī)則審查的缺陷,并給電路設(shè)計(jì)提出指導(dǎo)性意見。
　　2、提出一種組合邏輯環(huán)轉(zhuǎn)化方法,以解決 RTL以及高級語言邏輯綜合階段所面臨的拆分組

4、合邏輯環(huán)的問題。相比現(xiàn)有文獻(xiàn),引入了 SAT引擎對電路進(jìn)行了表征,并使用靜態(tài)邏輯蘊(yùn)涵完成了電路的邏輯推理,同時(shí),在求解過程中,根據(jù)實(shí)際應(yīng)用需求對蘊(yùn)涵規(guī)則進(jìn)行了定制,使得在計(jì)算過程中,能夠不斷地對冗余向量和目標(biāo)函數(shù)進(jìn)行優(yōu)化。以選定實(shí)例的源代碼和開源代碼為實(shí)驗(yàn)對象,評估了所提出的組合邏輯環(huán)識別和拆分算法的性能。實(shí)驗(yàn)結(jié)果表明,轉(zhuǎn)化時(shí)間和轉(zhuǎn)化后非環(huán)電路的規(guī)模都小于現(xiàn)有文獻(xiàn)。
　　3、應(yīng)用所提出的高復(fù)雜度 HDL源代碼搜索方法,對 XD_B

5、US的源代碼進(jìn)行了質(zhì)量評估,并依據(jù)得出的評估結(jié)果,給 XD_BUS的優(yōu)化和重新設(shè)計(jì)提出了相應(yīng)的指導(dǎo)意見。結(jié)合該指導(dǎo)意見,對 XD_BUS進(jìn)行了優(yōu)化和重新設(shè)計(jì),該優(yōu)化方案采用了多個(gè)設(shè)備隊(duì)列,降低了片上總線與設(shè)備之間的耦合度;同時(shí),將數(shù)據(jù)接收通道和數(shù)據(jù)發(fā)送通道分離,并在數(shù)據(jù)接收通道和數(shù)據(jù)發(fā)送通道中設(shè)置了多條子數(shù)據(jù)通道,提高了數(shù)據(jù)傳輸?shù)牟l(fā)性。采用了 SMIC0.18μm標(biāo)準(zhǔn)單元工藝庫完成了該總線的邏輯綜合,其最高工作頻率為232MHz。同時(shí)

6、,完成了 XD_BUS的性能評估,其總線吞吐率為5.4Gbps@100MHz,遠(yuǎn)大于規(guī)格要求的3.2Gbps@100MHz。
　　4、應(yīng)用所提出的高復(fù)雜度 HDL源代碼搜索方法,對 MQ編碼器的源代碼進(jìn)行了質(zhì)量評估,并依據(jù)得出的評估結(jié)果,給 MQ編碼器的優(yōu)化和重新設(shè)計(jì)提出了相應(yīng)的指導(dǎo)意見。結(jié)合該指導(dǎo)意見,提出了一種串行 MQ編碼器 VLSI結(jié)構(gòu)和并行多上下文 MQ編碼器 VLSI結(jié)構(gòu)。相比現(xiàn)有文獻(xiàn),創(chuàng)新點(diǎn)在于:(1)分析了編碼過程

7、中上下文保持次數(shù)、索引值保持次數(shù)等,并將其分離,最終針對不同的事件設(shè)計(jì)了不同的硬件結(jié)構(gòu),使得各種事件都能被更好地處理;(2)提出了一種索引值預(yù)測方法,可并行處理多個(gè)連續(xù)相同的上下文 CXD;(3)提出了一種前導(dǎo)零電路檢測 VLSI結(jié)構(gòu),并通過一次性移位的方法,避免了重歸一化過程的循環(huán)迭代;(4)優(yōu)化了索引表,將其中的啟動態(tài)和非暫態(tài)分離并進(jìn)行了獨(dú)立的分析,降低了硬件傳播延時(shí)?；?TSMC0.18μm標(biāo)準(zhǔn)單元工藝庫的綜合結(jié)果表明,提出的并

8、行多上下文 MQ編碼器能夠工作在286.80MHz,吞吐率為573.60 Msymbols/sec,提出的串行 MQ編碼器最高工作頻率為547MHz,其面積為79012.84μm2,其吞吐量為547Msymbols/sec。這兩個(gè) MQ編碼器硬件結(jié)構(gòu)的吞吐量都高于現(xiàn)有文獻(xiàn)中的設(shè)計(jì)。
　　5、提出了一種外設(shè)類 IP核的可配置設(shè)計(jì)方法,該方法將 IP核功能點(diǎn)抽象為指令集,并建立了粗粒度單元和細(xì)粒度單元的單元庫文件,通過不同的指令調(diào)度方