基于FPGA的數(shù)字IC時間參數(shù)測試技術(shù)研究.pdf

1、集成電路測試儀在集成電路的設(shè)計(jì)驗(yàn)證、產(chǎn)品檢驗(yàn)以及現(xiàn)場維護(hù)等各個階段都發(fā)揮著舉足輕重的作用，是保證集成電路的邏輯功能和動態(tài)參數(shù)指標(biāo)符合技術(shù)要求的重要測試手段。本課題基于一種中小規(guī)模數(shù)字集成電路測試系統(tǒng)，研究了該系統(tǒng)中的時間參數(shù)測試板，完成集成電路動態(tài)特性的時間參數(shù)測試。
　　本課題針對數(shù)字集成電路時間參數(shù)測試的問題，以數(shù)字集成電路時間參數(shù)測試系統(tǒng)為主要的研究對象，在深入分析了數(shù)字集成電路時間參數(shù)測試原理和時間間隔測試原理的基礎(chǔ)上，對

2、數(shù)字集成電路時間參數(shù)測試方法和FPGA延遲線插值原理作了創(chuàng)新性和探索性研究。主要研究內(nèi)容為：
　　1、分析了集成電路測試儀的發(fā)展?fàn)顩r和趨勢，研究了常用數(shù)字集成電路測試儀時間參數(shù)測試的基本內(nèi)容和測試方法，提出了本課題的測試方案。
　　2、完成系統(tǒng)硬件平臺的搭建。選用Altera公司的FPGA作為系統(tǒng)主控制器和協(xié)控制器。分析了系統(tǒng)硬件平臺的測量需求，采用ECL邏輯電平的高速比較器、數(shù)據(jù)選擇器和觸發(fā)器完成了采樣整形單元的設(shè)計(jì)。同時

3、，采用在FPGA芯片構(gòu)建延遲線測量時間間隔的方法，完成系統(tǒng)時間間隔測量單元的硬件電路的設(shè)計(jì)，最高測試分辨力達(dá)到125ps。
　　3、完成了系統(tǒng)硬件FPGA邏輯和上層ARM9驅(qū)動程序的編寫。針對數(shù)字集成電路測試儀平臺和本課題時間參數(shù)測試板平臺，分析了FPGA邏輯設(shè)計(jì)的原理和方法，以及ARM9底層驅(qū)動程序的編寫方法和流程，完成了時間參數(shù)測量板整個硬件設(shè)計(jì)平臺的驅(qū)動程序的工作。
　　4、完成了系統(tǒng)硬件的動態(tài)性能的驗(yàn)證工作。研究了幾