TIADC系統(tǒng)時鐘失配FMC校準算法及FPGA實現(xiàn).pdf

1、模數(shù)轉換器（Analog-to-Digital Converter，ADC）是現(xiàn)代數(shù)字通信系統(tǒng)中至關重要的一環(huán)。隨著通信系統(tǒng)對信號帶寬要求的提高，ADC的速度和精度成為通信系統(tǒng)研究領域關注的焦點。眾所周知，ADC的速度與精度相互制衡，高速和高精度難兩全。分時交替結構ADC（Time-Interleaved ADC，TIADC）憑借并行處理的結構在提升ADC采樣速度方面有很大的優(yōu)勢，因此一直是高速高精度ADC研究領域的熱點。然而，由于制造

2、工藝的限制，TIADC存在著通道間的失配誤差（增益失配，偏置失配，時鐘失配），造成 TIADC的動態(tài)性能嚴重下降。因此，需要研究TIADC的校準技術來補償失配誤差帶來的性能上的損失。
　　本文首先對通道間的失配誤差進行了分析，通過數(shù)學理論推導了失配誤差對TIADC性能的影響并建立數(shù)學模型。然后針對通道間失配誤差中最難處理的時鐘失配誤差進行了深入的分析，將時鐘失配誤差作了泰勒級數(shù)展開并近似簡化，建立了一個近似的時鐘失配誤差模型，接著

3、驗證了近似誤差模型的有效性?；诮普`差模型，結合自適應系統(tǒng)理論，研究了一種盲自適應的數(shù)字校準算法，通過MATLAB對算法進行了仿真，仿真結果表明研究的算法對TIADC性能提升有顯著效果。針對盲自適應校準算法本身的不足，本文設計了一種基于測試信號的自適應校準方法，MATLAB仿真表明，12bit400MS/S TIADC系統(tǒng)校準后信號的有效精度（ENOB）提升了5.5bit，無雜散動態(tài)范圍（SFDR）提升37dB。
　　基于ALT