時(shí)鐘占空比校準(zhǔn)電路設(shè)計(jì).pdf

1、時(shí)鐘占空比校準(zhǔn)電路（Duty Cycle Corrector，DCC）廣泛地應(yīng)用于雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取內(nèi)存（DDR SDRAM）、雙采樣模數(shù)轉(zhuǎn)換器、時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）等電路中，以實(shí)現(xiàn)一個(gè)50％占空比的時(shí)鐘，從而保障系統(tǒng)的正常運(yùn)作和效能的最佳發(fā)揮。 論文概述了現(xiàn)有的經(jīng)典占空比校準(zhǔn)技術(shù)，分析比較了數(shù)字式DCC和模擬式DCC的優(yōu)缺點(diǎn)。由于模擬式DCC具有校準(zhǔn)精度高和可調(diào)范圍寬的優(yōu)點(diǎn)，論文著重對(duì)模擬式DCC進(jìn)行了研究。為了解決

2、基于傳統(tǒng)檢測(cè)方式的模擬式DCC易受電路和工藝失配影響的問(wèn)題，同時(shí)減小芯片面積，論文提出了一種基于連續(xù)時(shí)間積分器的占空比檢測(cè)方式，并針對(duì)不同的應(yīng)用場(chǎng)合，設(shè)計(jì)了兩款DCC： 1）適用于流水線型模數(shù)轉(zhuǎn)換器（Pipelined ADC）的低抖動(dòng)DCC：通過(guò)引入合成級(jí)并采取固定下降沿的校準(zhǔn)方式，電路在進(jìn)行占空比校準(zhǔn)的過(guò)程中幾乎不引入附加抖動(dòng)，從而滿足高速高精度ADC的需求。論文基于CHRT0．35μm2P4M CMOS進(jìn)行了電路及版圖設(shè)計(jì)

3、，芯片面積為180×130μ㎡。測(cè)試結(jié)果表明：可校準(zhǔn)頻率范圍為0．5MHz～280MHz，其中200MHz以下可校準(zhǔn)占空比范圍大于30％～70％，校準(zhǔn)誤差小于±1％，200MHz以上可校準(zhǔn)占空比大于37％～70％，校準(zhǔn)誤差小于±6％；固定沿的附加均方根抖動(dòng)為0．13ps，結(jié)果基本滿足擬定的設(shè)計(jì)指標(biāo)。 2）用于校準(zhǔn)高速時(shí)鐘占空比的高速DCC：通過(guò)直接在時(shí)鐘傳播路徑中校準(zhǔn)來(lái)提高工作速度。電路基于SMIC0．18μm Mixed Si