TIADC系統(tǒng)中時間誤差校正及波形插值算法的硬件設(shè)計與實現(xiàn).pdf

1、為適應(yīng)現(xiàn)代時域測試的需求，對復(fù)雜、寬帶信號進(jìn)行快速、精確的捕捉，要求測試儀器具有高實時采樣率。提高實時采樣率最主要的方法為多片ADC時間交替（Time-interleaved ADC,TIADC)并行采樣技術(shù)。但采用多片ADC規(guī)?；⑿胁蓸咏o后端數(shù)字信號的實時處理帶來了挑戰(zhàn)。
　　傳統(tǒng)做法是在數(shù)字信號處理器（Digital Signal Processor，DSP處理器）中進(jìn)行數(shù)據(jù)處理，但DSP處理器的運算處理能力已不能滿足現(xiàn)代測

2、試儀器高實時性的要求，而FPGA并行處理的機(jī)制，使得數(shù)據(jù)處理的速度大大提高。為提高數(shù)據(jù)處理的實時性,本文將研究DSP算法的FPGA實現(xiàn)。DSP算法的FPGA實現(xiàn)已成為當(dāng)前的研究熱點。本文將結(jié)合碩士研究期間參與的項目，在數(shù)字存儲示波器（Digital Storage Oscilloscope，簡稱DSO）中進(jìn)行以下兩方面的研究：
　　（1）研究多片ADC時間交替并行采樣中時間非均勻誤差校正算法的硬件設(shè)計與實現(xiàn)。首先在Matlab中進(jìn)

3、行算法的設(shè)計，然后根據(jù)算法進(jìn)行FPGA硬件結(jié)構(gòu)設(shè)計，完成 FPGA全部代碼的開發(fā)、邏輯功能仿真，通過進(jìn)行實際調(diào)試并對實驗結(jié)果進(jìn)行分析，驗證了算法的正確性和硬件實現(xiàn)的可行性。
　?。?）研究插值算法的硬件設(shè)計與實現(xiàn)。根據(jù)UT2000M數(shù)字存儲示波器軟件中50倍插值算法進(jìn)行插值濾波實現(xiàn)結(jié)構(gòu)的選擇，并在FPGA中進(jìn)行實現(xiàn)并通過軟件測試了50倍插值算法分別在DSP處理器和FPGA中實現(xiàn)所需的時間。測試結(jié)果表明,硬件實現(xiàn)能大大提高處理速度,