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文檔簡介
1、隨著處理器性能和通信技術(shù)的快速發(fā)展，人們對數(shù)據(jù)傳輸速率的要求越來越高，SerDes芯片已經(jīng)取代傳統(tǒng)并行傳輸成為新一代高速串行接口的主流。在高速SerDes接口芯片的設(shè)計中，抖動是最需要設(shè)計者關(guān)注的問題。研究抖動仿真技術(shù)是為了能夠精確地仿真SerDes電路設(shè)計，有效地驗證并提升SerDes芯片的抗抖動性能，設(shè)計出性能優(yōu)良的SerDes芯片。
本論文首先研究了SerDes芯片的電路結(jié)構(gòu)；其次對影響其抗抖動性能的各種因素如傳輸線、封
2、裝管腳、輸入信號等進行研究分析與建模，并將建立的模型加入到仿真中，對電路進行了精確地仿真；然后針對仿真結(jié)果，研究分析了SerDes芯片中的CDR電路和預(yù)加重電路，以求通過時鐘數(shù)據(jù)恢復(fù)技術(shù)和信號均衡技術(shù)來改善芯片的抗抖動性能；最后完成了SerDes芯片的后端設(shè)計與物理實現(xiàn)，成功流片后對SerDes芯片進行了測試。
本論文主要研究SerDes芯片設(shè)計中的抖動仿真技術(shù)，利用Verilog-A語言完成了輸入時鐘及數(shù)據(jù)信號的抖動模型、傳
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