基于多階信號調(diào)制技術(shù)的高速SerDes物理層電路設(shè)計優(yōu)化.pdf

1、隨著集成電路的快速發(fā)展和多處理器計算能力的不斷提高，芯片間互連成為提高計算機系統(tǒng)性能的關(guān)鍵因素。傳統(tǒng)的并行數(shù)據(jù)傳輸方式由于芯片管腳的限制正逐漸被高速串行通信技術(shù)所取代。高速串行鏈路的物理層是高速串行通信的一個研究熱點，涉及到均衡技術(shù)、信號調(diào)制技術(shù)等問題。均衡器類型的復雜多樣性，以及電路設(shè)計中受工藝條件的局限使得背板收發(fā)器的設(shè)計面臨帶寬、補償增益、信號擺幅等多方面的挑戰(zhàn)。四電平脈沖幅度調(diào)制技術(shù)由于其帶寬壓縮特性被逐漸應用于下一代高速背板標

2、準中，但是面臨著線性度、符號相關(guān)性抖動以及判決閾值不確定性等諸多問題。本文針對高速串行鏈路物理層，從電路與系統(tǒng)的角度出發(fā)，重點研究均衡策略及其電路設(shè)計、幅度調(diào)制技術(shù)的設(shè)計與應用，以及相位調(diào)制技術(shù)的應用與設(shè)計。
　　首先，為了應對高速背板信道的非理想特性所引起的碼間干擾等問題，本文提出了一種基于非歸零碼的均衡器設(shè)計方法。傳統(tǒng)的背板收發(fā)器從發(fā)送和接收兩端均衡電路設(shè)計優(yōu)化的角度，探索串行鏈路在速率和功耗方面的提升方法。本文從整體的、系統(tǒng)

3、的角度，結(jié)合噪聲環(huán)境、信號擺幅以及工藝特征參數(shù)等指標，對背板收發(fā)器的均衡器提出了一種指標分配策略，指導均衡器各級電路的結(jié)構(gòu)設(shè)計與參數(shù)確定。我們設(shè)計了一個針對10-16 Gb/s的背板收發(fā)器電路，包含對發(fā)送端均衡器的比較、接收端均衡器校準電路的設(shè)計討論。在65nm CMOS工藝最差情況、典型情況、最好情況三種工藝角下的電路瞬態(tài)仿真和建模擬合結(jié)果表明，在三類不同特性的背板信道下采用所提出的均衡策略與均衡器電路設(shè)計在誤碼率為10-12條件下眼

4、圖打開0.2個單位間隔左右。
　　其次，本文為了解決串行鏈路中的帶寬受限問題，提出了一種基于四電平脈沖幅度調(diào)制的收發(fā)器電路設(shè)計，包含改善線性度的符號產(chǎn)生發(fā)送驅(qū)動器、減少符號相關(guān)性抖動的發(fā)送端均衡器和基于數(shù)字電路實現(xiàn)的接收端均衡器。由于傳統(tǒng)的電流模式符號產(chǎn)生器輸出的線性度受輸入信號的擺幅制約，我們提出了一種基于電壓模式的符號產(chǎn)生器來拓展四電平脈沖幅度調(diào)制的輸出線性范圍。在65nmCMOS工藝下版圖后提取寄生參數(shù)的電路仿真結(jié)果表明，1

5、0 Gb/s四電平脈沖幅度調(diào)制采用基于電壓模式的符號產(chǎn)生器比傳統(tǒng)的電流模式符號產(chǎn)生器的輸出線性度改善了43.1％。同時，在傳統(tǒng)的發(fā)送端幅度均衡的基礎(chǔ)上，我們提出了一種轉(zhuǎn)換敏感的發(fā)送均衡技術(shù)，通過判別四電平脈沖幅度調(diào)制的符號轉(zhuǎn)換類型調(diào)整符號的轉(zhuǎn)換時間，使得四電平脈沖幅度調(diào)制的符號轉(zhuǎn)換隱藏于最大的電平間隔轉(zhuǎn)換之中，從而減小符號相關(guān)性抖動。在65nm CMOS工藝下版圖后提取寄生參數(shù)的電路仿真結(jié)果表明，20 Gb/s四電平脈沖幅度調(diào)制在6英寸

6、背板信道上傳輸，采用轉(zhuǎn)換敏感的發(fā)送端均衡器比采用傳統(tǒng)的發(fā)送均衡器的近端眼圖符號相關(guān)性抖動降低近一半，遠端眼寬增大0.18個單位間隔。另外，我們提出了一種基于數(shù)字電路實現(xiàn)的四電平脈沖幅度調(diào)制的判決反饋均衡器設(shè)計，時序收斂可達20Gb/s，并且四個抽頭系數(shù)可以自適應收斂。
　　最后，本文為了解決四電平脈沖幅度調(diào)制在相同發(fā)送電平下信噪比損失大的問題，從相位調(diào)制技術(shù)降低符號率的角度，提出了一種四相移正弦曲線符號。我們從信噪比和功率譜密度兩

7、個方面比較了非歸零碼、四電平脈沖幅度調(diào)制和四相移正弦曲線符號的優(yōu)缺點，得出帶預加重的四相移正弦曲線符號符號（占空比為66％）可以在功率譜密度上逼近四電平脈沖幅度調(diào)制的同時，改善33％的信噪比損失。基于四相移正弦曲線符號在符號產(chǎn)生和時序上的特殊性，我們提出了一種基于四相移正弦曲線符號的收發(fā)器電路，包含去周期化電路、帶預加重的編碼器、時鐘恢復、接收端均衡器以及譯碼電路等。晶體管級仿真表明，在65nm工藝1.2V電源電壓以及600mV峰峰值的

8、發(fā)送電平下，衰減小于20 dB的信道下，四相移正弦曲線符號比四電平脈沖幅度調(diào)制的平均眼高大一倍。同時，隨著電源電壓從1.2 V下降到0.9 V，四相移正弦曲線符號的眼圖打開程度下降率比四電平脈沖幅度調(diào)制小55％，比非歸零碼小20％。
　　本文探索計算機系統(tǒng)中集成化芯片間互連高速串行鏈路單通道的物理層設(shè)計策略，從均衡電路設(shè)計方法和信號調(diào)制技術(shù)兩個角度，提出了創(chuàng)新的電路設(shè)計及信號優(yōu)化策略，為下一代集成化芯片間高速互連提供設(shè)計參考及解決