FT-SerDes CDR關(guān)鍵電路設(shè)計(jì).pdf

1、串行/解串器（Serializer/Deserializer，縮寫SerDes）是數(shù)據(jù)傳輸中的收發(fā)機(jī)功能模塊?；ヂ?lián)芯片間傳輸串行數(shù)據(jù)時(shí)，是通過SerDes在每個(gè)方向上轉(zhuǎn)換串行數(shù)據(jù)與并行端口之間的傳輸，反之亦然。它通常應(yīng)用在高速數(shù)據(jù)通信系統(tǒng)中，彌補(bǔ)有限的輸入/輸出端口數(shù)，在差分線上傳輸數(shù)據(jù)，提高了數(shù)據(jù)抗干擾能力，減少I/O引腳和互聯(lián)線。SerDes互聯(lián)技術(shù)是當(dāng)今主流的數(shù)據(jù)傳輸方式。
　　本文設(shè)計(jì)了兩倍過采樣，數(shù)據(jù)對(duì)齊與數(shù)據(jù)解串，采樣

2、時(shí)鐘的相位檢測，二階數(shù)字濾波器，數(shù)據(jù)編碼，以及DAC與PI電路模塊。具體研究工作包括以下幾個(gè)方面：
　　1、使用兩倍過采樣方式設(shè)計(jì)采樣電路，實(shí)現(xiàn)對(duì)差分?jǐn)?shù)據(jù)的過采樣，使采樣數(shù)據(jù)包含時(shí)鐘信息。對(duì)每連續(xù)的兩個(gè)數(shù)據(jù)位捕獲四個(gè)采樣值，兩個(gè)邊沿信息和兩個(gè)數(shù)據(jù)信息，用來恢復(fù)同步時(shí)鐘。為了把差分?jǐn)?shù)據(jù)轉(zhuǎn)換為單端數(shù)據(jù)，增加了一個(gè)雙端數(shù)據(jù)到單端轉(zhuǎn)換的電路，采用特殊的Latch電路結(jié)構(gòu)。為了克服對(duì)數(shù)據(jù)的亞穩(wěn)態(tài)采樣，增加了二級(jí)采樣模塊。使用Hspice仿真

3、驗(yàn)證過采樣電路功能，利用Spectre仿真驗(yàn)證二級(jí)采樣結(jié)構(gòu)能克服亞穩(wěn)態(tài)采樣。
　　2、為實(shí)現(xiàn)對(duì)采樣數(shù)據(jù)的并行處理，設(shè)計(jì)專用的數(shù)據(jù)對(duì)齊（Alignment）與數(shù)據(jù)解串器（Deserializer）電路。通過數(shù)據(jù)對(duì)齊電路，對(duì)采樣得到的兩類數(shù)據(jù)，即數(shù)據(jù)信息和數(shù)據(jù)邊沿信息，分別進(jìn)行數(shù)據(jù)對(duì)齊。數(shù)據(jù)對(duì)齊后經(jīng)過兩級(jí)特殊的DEMUX電路，即DEMUX2:4與DEMUX1:5，數(shù)據(jù)信息與數(shù)據(jù)邊沿信息分別轉(zhuǎn)換為并行的20位數(shù)據(jù)。使用Hspice仿真驗(yàn)

4、證了數(shù)據(jù)對(duì)齊與DEMUX電路，數(shù)據(jù)速率在2.5Gbps下可以正確解串。并通過了NC-Verilog對(duì)FT-SerDes系統(tǒng)的混合仿真。
　　3、通過設(shè)計(jì)相位檢測二階數(shù)字濾波器，利用采樣數(shù)據(jù)中包含的時(shí)鐘信息，提取同步時(shí)鐘。建立二階數(shù)字濾波器的數(shù)學(xué)模型，并使用Matlab驗(yàn)證模型性能，使其滿足Jury criteria[1][2]穩(wěn)定三角形，實(shí)現(xiàn)二階數(shù)字濾波器在階躍響應(yīng)下穩(wěn)定。在電路設(shè)計(jì)實(shí)現(xiàn)上，使用Bang-Bang[3][4]算法檢

5、測時(shí)鐘的相位，判斷采樣時(shí)鐘的相位是超前還是滯后于數(shù)據(jù)中心點(diǎn)的位置。通過Vote Majority（多數(shù)投票機(jī)）比較相位檢測的結(jié)果。使用FSM（狀態(tài)機(jī)）對(duì)Vote Majority的輸出進(jìn)行積分處理（循環(huán)加減），得到采樣時(shí)鐘相位與理想時(shí)鐘相位的量化誤差。通過NC-Verilog混合仿真驗(yàn)證，實(shí)現(xiàn)了時(shí)鐘相位的跟蹤，正確接收到了數(shù)據(jù)。
　　4、采用數(shù)據(jù)編碼電路，實(shí)現(xiàn)對(duì)二階數(shù)字濾波器輸出量的轉(zhuǎn)換，控制DAC與PI（Phase Interp

6、olation）[5][6][7]。通過設(shè)計(jì)專用的編碼電路，把10bit量化誤差轉(zhuǎn)換為3組共27對(duì)差分?jǐn)?shù)字控制信號(hào)。控制DAC的精度和參與插值的8相時(shí)鐘的選擇，選擇相鄰的兩相時(shí)鐘進(jìn)行插值。使用Spectre仿真驗(yàn)證了編碼電路的功能。
　　5、在調(diào)整采樣時(shí)鐘的相位與數(shù)據(jù)中心點(diǎn)的位置中，通過使用DAC控制PI電路，實(shí)現(xiàn)時(shí)鐘相位的前后調(diào)節(jié)。設(shè)計(jì)以電流源控制的專用DAC電路，轉(zhuǎn)換精度為4bit，分辨率為1/16LSB?。INL（積分非線性

7、）與DNL（差分非線性）的值分別為，32? LSB?INL? LSB，0.50.5LSB DNL LSB???，滿足DAC轉(zhuǎn)換的單調(diào)線性。設(shè)計(jì)PI電路，對(duì)選擇的兩個(gè)時(shí)鐘進(jìn)行相位插值，得到的時(shí)鐘是兩個(gè)時(shí)鐘的加權(quán)和，即輸出時(shí)鐘的相位在兩個(gè)輸入時(shí)鐘的相位之間。相位插值的動(dòng)態(tài)范圍覆蓋整個(gè)時(shí)鐘周期。參與插值時(shí)鐘的權(quán)值系數(shù)a，b，滿足1a?b?，相位調(diào)節(jié)的精度約等于2.8°。使用AMS混合仿真器，對(duì)DAC與PI整體驗(yàn)證仿真，實(shí)現(xiàn)了插值時(shí)鐘相位變化的