應(yīng)用于陣列式時(shí)間數(shù)字轉(zhuǎn)換器的D觸發(fā)器設(shè)計(jì).pdf

1、作為數(shù)字集成電路基本時(shí)序單元，D觸發(fā)器(D Flip Flop，DFF)的優(yōu)劣直接影響整個(gè)電路系統(tǒng)的性能。傳統(tǒng)DFF在采樣精度、工作速度與面積等方面，嚴(yán)重限制陣列式時(shí)間數(shù)字轉(zhuǎn)換器(Time to Digital，TDC)系統(tǒng)的計(jì)數(shù)精度與量程，無(wú)法滿足系統(tǒng)低誤碼率與寬量程的應(yīng)用要求。
　　本文對(duì)DFF建立保持時(shí)間以及傳輸延遲進(jìn)行建模分析，給出優(yōu)化DFF動(dòng)態(tài)特性的理論依據(jù)。針對(duì)TDC對(duì)DFF的不同需求，設(shè)計(jì)了兩類不同結(jié)構(gòu)的DFF電路:

2、一類是用于實(shí)現(xiàn)TDC粗計(jì)數(shù)的功能高速、低功耗、面積緊湊型的主從式觸發(fā)器;另一類是低建立保持時(shí)間的靈敏放大器型觸發(fā)器。動(dòng)態(tài)主從型DFF包括經(jīng)典動(dòng)態(tài)主從型結(jié)構(gòu)以及真單項(xiàng)時(shí)鐘(True Single Phase Clock，TSPC)結(jié)構(gòu)。前者主要通過(guò)減少晶體管數(shù)目的方式精簡(jiǎn)面積，后者研究重點(diǎn)在于減小毛刺以及時(shí)鐘饋通帶來(lái)的影響。針對(duì)半靜態(tài)主從型DFF進(jìn)行門(mén)電路精簡(jiǎn)與參數(shù)優(yōu)化。針對(duì)DFF自身特點(diǎn)，完成電路設(shè)計(jì)，并提出兩種測(cè)試方案。
　　基

3、于TSMC0.35μm CMOS工藝，本文采用Cadence Spectre工具進(jìn)行電路前仿、版圖、后仿以及流片驗(yàn)證。仿真結(jié)果表明，經(jīng)典動(dòng)態(tài)主從型DFF的建立保持時(shí)間為85ps，傳輸延遲為264ps;靈敏放大器型SAFF的建立保持時(shí)間、傳輸延遲分別為120ps、407ps;半靜態(tài)主從型DFF的建立保持時(shí)間為90ps，降低了近60％，面積為29.8μm×13.6μm降低約18％;相比經(jīng)典動(dòng)態(tài)主從型電路，TSPC面積為12.775μm×13