EFT干擾下的微處理器敏感度研究.pdf

1、隨著半導(dǎo)體器件制造工藝和導(dǎo)線互連技術(shù)的提高，納米工藝尺寸的微處理器已成為芯片市場(chǎng)的絕對(duì)主流。更高的集成度和更低的工作電壓使得微處理器面臨的電磁兼容（EMC)問(wèn)題愈加棘手，特別是原先不受重視的電快速瞬變脈沖（EFT)干擾己成為影響微處理器正常工作的重要因素。此外，微處理器壽命周期的電磁可靠性（EMR)與其EM C敏感度的變化密切相關(guān)。本文基于EFT干擾下的集成電路（1C)級(jí)上電微處理器敏感度測(cè)試平臺(tái)，分別以標(biāo)準(zhǔn)EFT發(fā)生器和1C級(jí) EFT

2、發(fā)生器作為干擾源，分析EFT干擾引起微處理器失效的機(jī)理，研究不同的EFT干擾對(duì)微處理器EM C敏感度的影響。結(jié)合老化測(cè)試，使用1C級(jí) EFT發(fā)生器作為干擾源，研究微處理器老化過(guò)程中EFT敏感度的變化情況，并探究了造成微處理器EFT敏感度變化的原因和機(jī)理。
　　第一部分介紹了 EFT敏感度的測(cè)試方法。首先對(duì)EFT脈沖信號(hào)特性進(jìn)行分析，包括其形成機(jī)制，脈沖波形和能量。然后分別對(duì)系統(tǒng)級(jí)和1C級(jí)EFT敏感度的測(cè)試
　　方法進(jìn)行介紹，

3、分析了二者在集成電路EMC敏感度測(cè)試方面的優(yōu)勢(shì)和劣勢(shì)。經(jīng)過(guò)綜合考慮，最終選取1C級(jí)的EFT脈沖異步注入法作為微處理器EMC敏感度研究的測(cè)試方法。
　　第二部分對(duì)不同EFT干擾下的微處理器EMC敏感度展開(kāi)研究。首先結(jié)合所選微處理器和1C級(jí) EFT敏感度測(cè)試方法進(jìn)行測(cè)試配置，包括測(cè)試平臺(tái)的搭建，測(cè)試板的設(shè)計(jì)和測(cè)試代碼調(diào)試。然后系統(tǒng)地探究了微處理器在EFT干擾下的可能失效類(lèi)型和失效機(jī)理。最后，通過(guò)對(duì)微處理器EFT測(cè)試結(jié)果的分析，研究了不