10G-EPON中的高速CDR電路設計.pdf

1、為了滿足用戶對低成本、大容量、超寬帶和高質量通信服務的需求，目前接入網正逐步從傳統(tǒng)的數字用戶線網絡轉向全新的光纖到戶網絡。在眾多的光纖到戶網絡中，10G-EPON結合了萬兆以太網和無源光網絡的技術優(yōu)勢，并且能夠向下兼容于現有的1G-EPON網絡，因此成為其中較為理想的解決方案之一。而在10G-EPON的物理層中，CDR電路是最為關鍵的單元電路之一，也是高速接口速率提升的主要瓶頸。
　　目前，主流的高速CDR電路大多應用于10Gbi

2、t/s（及以上）的光纖接口中，并且采用了成本較低的標準CMOS工藝。因此，本文主要的研究目標就是基于標準的SMIC0.13μm MS/RF1P8M CMOS工藝，設計出滿足10G-EPON協(xié)議指標的高速CDR電路。針對這一研究目標，本文的主要貢獻有：
　　(1)在R. C. Walker模型的基礎上，本文補充給出了抖動容限與隨機性抖動RJ之間的數學表達式以及環(huán)路的穩(wěn)定因子?必須滿足的下限值，也即給出了環(huán)路濾波電容的最小值，為CDR

3、電路的單片集成化提供了理論指導。
　　(2)結合上述的理論模型，本文提出了一種標準化的設計流程，并將10G-EPON物理層中的關鍵指標逐步映射到CDR環(huán)路的電路級參數上，為指導高速CDR電路的初步設計提供了很好的參考流程。
　　(3)本文選擇了基于半速率非線性PLL結構的CDR電路，主要包括：改進型半速率Alexander鑒相器、高速電荷泵、環(huán)路濾波器以及基于Cross-Coupled LC振蕩器的QVCO等。其中，本文提出

4、的改進型半速率Alexander鑒相器已經申請了發(fā)明專利（已受理）。
　　最后經過仿真得到，本次設計的CDR電路在4MHz處的抖動容限?0.28UI、自身抖動?0.094UI、時鐘偏移?0.254UI，并且其抖動傳輸曲線始終位于10G-EPON協(xié)議所規(guī)定的抖動傳輸曲線之下。同時本文還對其中的關鍵單元電路QVCO進行了流片與測試，測得該QVCO的頻率調節(jié)范圍為4.71GHz~5.48GHz（約為15.1％），其增益約為1.1GHz/