觸發(fā)器功耗控制技術(shù)與設(shè)計(jì)研究.pdf

1、隨著集成電路的高速發(fā)展，人類社會(huì)正進(jìn)入一個(gè)全新的信息時(shí)代。一方面，隨著集成電路工藝尺寸的不斷縮小、晶體管集成數(shù)目和電路時(shí)鐘頻率的不斷增加，集成電路芯片的功耗問題日益突出。另一方面，安全芯片在集成電路產(chǎn)業(yè)高速發(fā)展的帶動(dòng)下進(jìn)入到各行各業(yè)。相對(duì)于傳統(tǒng)密碼分析，功耗旁路分析可以利用密碼安全芯片運(yùn)行時(shí)泄露的功耗信息，結(jié)合密碼算法設(shè)計(jì)細(xì)節(jié)進(jìn)行密鑰分析。因此，功耗無論是作為同步數(shù)字電路系統(tǒng)的性能衡量指標(biāo)，還是作為針對(duì)密碼安全芯片功耗攻擊所需的旁路泄露

2、信息，都有著極其重要的作用。所以，研究功耗控制技術(shù)對(duì)適用于不同領(lǐng)域的芯片設(shè)計(jì)有著重要的作用。此外，在同步數(shù)字VLSI系統(tǒng)中，時(shí)鐘系統(tǒng)主要由時(shí)鐘分配網(wǎng)絡(luò)和時(shí)序元件組成，其約占系統(tǒng)總功耗的30％-60%，而時(shí)序元件又包含觸發(fā)器和鎖存器，其功耗約占時(shí)鐘系統(tǒng)總功耗90%。因此，觸發(fā)器的功耗在系統(tǒng)總功耗中占有很大比重。此外，觸發(fā)器作為密碼運(yùn)算電路的基本組成單元，是功耗泄露信息的一個(gè)重要來源。所以，研究觸發(fā)器功耗控制技術(shù)并將其應(yīng)用于觸發(fā)器設(shè)計(jì)，對(duì)于

3、其不同的應(yīng)用環(huán)境都有著極為重要的意義。
　　本研究提出了兩種新型鐘控技術(shù)----時(shí)鐘邊沿選擇觸發(fā)控制技術(shù)和嵌入式鐘控技術(shù)，即通過抑制觸發(fā)器中的冗余時(shí)鐘信號(hào)或時(shí)鐘信號(hào)的冗余邊沿，從而可以很大程度上降低觸發(fā)器的總功耗。然后，將這兩種低功耗控制技術(shù)與二值和三值脈沖觸發(fā)器的優(yōu)勢結(jié)合，我們分別提出了四種新型脈沖觸發(fā)器設(shè)計(jì)：基于時(shí)鐘邊沿控制技術(shù)的顯性雙邊沿脈沖觸發(fā)器(DEPFF-CEC)，基于嵌入式鐘控技術(shù)和上拉技術(shù)的隱性脈沖觸發(fā)器設(shè)計(jì)(IP

4、FF-CGPC, IPFF-ECGPC)，基于嵌入式鐘控技術(shù)的雙邊沿隱性脈沖觸發(fā)器設(shè)計(jì)(DIFF-CGS)和基于嵌入式鐘控技術(shù)的三值脈沖式D觸發(fā)器設(shè)計(jì)(CG-TDFF)。以上四種不同的脈沖觸發(fā)器設(shè)計(jì)既有相同點(diǎn)也有各自的側(cè)重點(diǎn)。相同點(diǎn)在于其都采用了鐘控技術(shù)，具有杰出的低功耗特性，特別適用于數(shù)據(jù)變化頻率較低且對(duì)速度要求相對(duì)較低的低功耗系統(tǒng)中。例如，IPFF-CGPC在10％的數(shù)據(jù)開關(guān)活動(dòng)頻率條件下，相對(duì)于同類電路設(shè)計(jì)可節(jié)省功耗58.90％-

5、85.89％。而典型 CMOS邏輯電路的數(shù)據(jù)開關(guān)活動(dòng)頻率為8%-12%，因此我們所提出的四種低功耗脈沖觸發(fā)器都適用于低功耗電路設(shè)計(jì)或標(biāo)準(zhǔn)單元庫的設(shè)計(jì)。而各種脈沖觸發(fā)器設(shè)計(jì)也有自己的優(yōu)勢。其中，DEPFF-CEC是顯性雙邊沿脈沖觸發(fā)器，具有獨(dú)立的脈沖信號(hào)發(fā)生器，對(duì)時(shí)鐘偏斜容限大；IPFF-CGPC及IPFF-ECGPC是隱性單邊沿脈沖觸發(fā)器，IPFF-CGPC在輸入信號(hào)開關(guān)活動(dòng)率較高時(shí)仍然有較好的低功耗表現(xiàn)，IPFF-ECGPC無閾值損失

6、問題，魯棒性好；DIFF-CGS是隱性雙邊沿脈沖觸發(fā)器，對(duì)時(shí)鐘有效邊沿的利用率更高；CG-TDFF是三值脈沖觸發(fā)器，具有三值電路的所有優(yōu)勢，諸如其集成電路的面積更小、信號(hào)傳輸線更少、更多的時(shí)鐘跳變邊沿等。為了提高電路抗功耗攻擊的能力，研究了單元電路級(jí)的功耗平衡控制技術(shù)及其在觸發(fā)器設(shè)計(jì)中的應(yīng)用。所以，我們提出了一種基于動(dòng)態(tài)電流模式邏輯的新型全定制觸發(fā)器設(shè)計(jì)(DyCML-FF)，其功耗恒定且與輸入數(shù)據(jù)組合無關(guān)。通過對(duì)該觸發(fā)器與靈敏放大器結(jié)構(gòu)

7、觸發(fā)器(SABL-FF)和波動(dòng)差分結(jié)構(gòu)觸發(fā)器(WDDL-FF)的仿真結(jié)果對(duì)比分析可表明，DyCML-FF在歸一化能量偏差(NED)和歸一化標(biāo)準(zhǔn)偏差(NSD)性能上有顯著提升，證明其在抗旁路分析性能上有顯著提升。此外，DyCML-FF由于其低功耗效率和高速性能而擁有最小 PDP，分別比SABL-FF和WDDL-FF小10.60％和88.35％。因此，本文所提出的DyCML-FF是對(duì)于安全性和 PDP都是嚴(yán)格要求的專用集成電路(ASIC)中

8、時(shí)序元件的一個(gè)合適選擇。提出了一種新型的單元電路級(jí)旁路防御技術(shù)—擾動(dòng)功耗邏輯技術(shù)(FPL)，并將其應(yīng)用于觸發(fā)器設(shè)計(jì)，于是提出了基于擾動(dòng)功耗邏輯的觸發(fā)器設(shè)計(jì)(FPL-FF)。該觸發(fā)器通過采用級(jí)聯(lián)電壓邏輯(CVL)，擾亂實(shí)際功耗和固定數(shù)據(jù)轉(zhuǎn)換之間的關(guān)系，從而動(dòng)搖了旁路攻擊的基石。而補(bǔ)償單元(CU)可以極大增強(qiáng)FPL-FF的SCA抗性。基于觸發(fā)器的仿真實(shí)驗(yàn)證明了所提出邏輯的抗旁路攻擊特性。另外，我們將基于標(biāo)準(zhǔn)單元邏輯(SC)、波動(dòng)差分邏輯(W

9、DDL)和FPL邏輯實(shí)現(xiàn)的PRESENT/AES查表操作的測試電路作為實(shí)際攻擊場景的先驗(yàn)步驟。對(duì)測試電路進(jìn)行相關(guān)系數(shù)攻擊(CPA)和旁路泄漏評(píng)估(TVLA)的結(jié)果證明所提出的FPL邏輯具有更好的安全性。此外，我們將觸發(fā)器擾動(dòng)功耗控制技術(shù)與其他單元電路級(jí)旁路防御技術(shù)結(jié)合以獲得更高級(jí)別的安全性，從而克服了其因互補(bǔ)輸出軌的不平衡電容性負(fù)載而容易被旁路攻擊的缺陷。因此，我們提出的FPL邏輯及其觸發(fā)器設(shè)計(jì)在安全性和成本約束前提下要優(yōu)于其競爭對(duì)手，