時(shí)序驅(qū)動(dòng)的FPGA布局算法研究.pdf

1、隨著技術(shù)的發(fā)展，F(xiàn)PGA電路設(shè)計(jì)已經(jīng)從最初的幾百個(gè)邏輯元件發(fā)展到如今幾萬甚至幾十萬的規(guī)模。使得芯片的復(fù)雜性日益增加的同時(shí)，也給FPGA設(shè)計(jì)的EDA工具提出了更高的要求。布局作為FPGA自動(dòng)化設(shè)計(jì)中極為關(guān)鍵的一環(huán)，它確定邏輯元件在FPGA芯片上實(shí)際的物理位置。布局的結(jié)果將在很大程度上影響電路設(shè)計(jì)的整體性能。為了獲得更優(yōu)的電路性能，經(jīng)典的布局算法多是以最短線長為優(yōu)化目標(biāo)。然而，通過減少互連線的總線長來提升電路性能的方法并不理想。相比之下，基

2、于時(shí)序驅(qū)動(dòng)的布局算法，以最小時(shí)延為其優(yōu)化目標(biāo)，通過時(shí)序分析直接得到電路設(shè)計(jì)中的時(shí)序信息，可以更有針對(duì)性的減少設(shè)計(jì)中的時(shí)延大小，從而更好的提升電路的整體性能。本文主要的研究內(nèi)容便是時(shí)序驅(qū)動(dòng)的FPGA布局算法研究。研究了時(shí)序驅(qū)動(dòng)的FPGA布局算法對(duì)電路性能的優(yōu)化，并將該算法運(yùn)用于實(shí)際電路設(shè)計(jì)中，使得電路設(shè)計(jì)具備較優(yōu)的電路性能。
　　本文考慮到布局算法的運(yùn)行時(shí)間及布局質(zhì)量，對(duì)目前主流的FPGA布局算法進(jìn)行詳細(xì)的分析與比較。由于力引導(dǎo)的布

3、局算法有著布局質(zhì)量高，運(yùn)行速度快的優(yōu)點(diǎn)，因此本文將基于力引導(dǎo)的算法進(jìn)行研究。其次，考慮到FPGA電路設(shè)計(jì)的整體性能，以時(shí)序驅(qū)動(dòng)為布局算法的優(yōu)化目標(biāo)。通過將時(shí)序驅(qū)動(dòng)運(yùn)用于力引導(dǎo)的布局算法，來完成對(duì)時(shí)序驅(qū)動(dòng)的FPGA布局算法研究。
　　本文從時(shí)序驅(qū)動(dòng)的實(shí)現(xiàn)原理和過程出發(fā)，對(duì)靜態(tài)時(shí)序分析的實(shí)現(xiàn)進(jìn)行了研究。并基于實(shí)際的電路設(shè)計(jì)中的關(guān)鍵路徑，對(duì)線網(wǎng)的關(guān)鍵路徑的各項(xiàng)參數(shù)進(jìn)行了分析。同時(shí)，基于FPGA自動(dòng)化設(shè)計(jì)工具，對(duì)時(shí)序約束的設(shè)計(jì)以及時(shí)序約束

4、對(duì)布局結(jié)果的影響進(jìn)行了研究。并從整個(gè)布局的角度，分析了時(shí)序驅(qū)動(dòng)對(duì)電路設(shè)計(jì)進(jìn)行時(shí)序優(yōu)化的過程。
　　最后本文從時(shí)序驅(qū)動(dòng)的FPGA布局算法的實(shí)現(xiàn)過程出發(fā)，通過全局布局和局部布局兩個(gè)過程進(jìn)行時(shí)序驅(qū)動(dòng)的布局算法研究。其中，在全局布局中，對(duì)力引導(dǎo)的布局算法進(jìn)行改善，通過時(shí)序分析對(duì)電路線網(wǎng)的權(quán)重進(jìn)行更新，從而達(dá)到時(shí)序驅(qū)動(dòng)的效果。在局部布局中，以全局布局的結(jié)果為基礎(chǔ)，通過區(qū)域遍歷和時(shí)序分析的方法，去除布局結(jié)果中邏輯元件的重疊，并對(duì)電路的時(shí)序進(jìn)一