畢業(yè)設(shè)計--基于fpga的dds信號發(fā)生器設(shè)計

1、<p>　　基于FPGA的DDS信號發(fā)生器設(shè)計</p><p><b>　　第1章 緒論</b></p><p><b>　　1.1 系統(tǒng)背景</b></p><p>　　隨著科技的不斷發(fā)展，電子技術(shù)獲得了飛速的發(fā)展，有力的推動了生產(chǎn)力的發(fā)展和社會信息化程度的提高，電子行業(yè)也經(jīng)歷著日新月異的變化。90年代后期，出

2、現(xiàn)了以高級語言描述、系統(tǒng)級仿真和綜合技術(shù)為特征的第三代EDA工具，極大地提高了系統(tǒng)設(shè)計的效率，使廣大的電子設(shè)計師開始實現(xiàn)“概念驅(qū)動工程”的夢想。設(shè)計師們擺脫了大量的具體設(shè)計工作，而把精力集中于創(chuàng)造性的方案與概念構(gòu)思上，從而極大地提高了設(shè)計效率，縮短了產(chǎn)品的研制周期。</p><p>　　現(xiàn)場可編程邏輯門陣列FPGA，與PAL、GAL器件相比，他的優(yōu)點是可以實時地對外加或內(nèi)置得RAM或EPROM編程，實施地改變迄今

3、功能，實現(xiàn)現(xiàn)場可編程(基于EPROM型)或在線重配置（基于RAM型）。是科學(xué)試驗、演技研制、小批量產(chǎn)品生產(chǎn)的最佳選擇其間。</p><p>　　自上世紀(jì)70年代單片機問世以來，它以其體積小、控制功能齊全、價格低廉等特點贏得了廣泛的好評與應(yīng)用。由單片機構(gòu)成的應(yīng)用系統(tǒng)有有體積小、功耗低控制功能強的特點，它用利于產(chǎn)品的小型化、多功能化和智能化，還有助與提高儀表的精度和準(zhǔn)確度，簡化結(jié)構(gòu)、減小體積與重量，便于攜帶與使用，降

4、低成本，增強抗干擾能力，便于增加顯示、報警和診斷功能。因而許多現(xiàn)代儀器儀表都用到了單片機。</p><p>　　1.2 選題目的及其意義 </p><p>　　信號發(fā)生器它最原始的功能是能夠產(chǎn)生多種波形，比如說它可以產(chǎn)生方波、三角波、正弦波、鋸齒波等等。但隨著科技的發(fā)展，它的功能也得到了增強，成為最普通、最基本的，也是應(yīng)用最廣泛的電子儀器之一，幾乎所有的電參量的測量都需要用到多功能信號發(fā)生

5、器。不論是在生產(chǎn)還是在科研與教學(xué)上，多功能信號源發(fā)生器都是電子工程師信號仿真實驗的最佳工具。它除此之外還有許多的用途，它已經(jīng)被廣泛地應(yīng)用于工業(yè)、教學(xué)、醫(yī)學(xué)，科學(xué)研究等領(lǐng)域。</p><p>　　目前大部分信號發(fā)生器的設(shè)計是以微控制器為核心進行的，它與純硬件設(shè)計的信號發(fā)生器相比，具有高精度、高可靠性、操作方便、價格便宜、智能化等特點，是智能化儀器的一個發(fā)展方向，具有一定的實用價值。</p><p

6、>　　那么，對于我們來說，信號發(fā)生器的設(shè)計是讓我們掌握并鞏固所學(xué)的知識，提高自己動手能力的一個重要的途徑。通過對它的設(shè)計，我們的能力可以得到很大的提高，這樣就很利于我們今后自身的發(fā)展。</p><p><b>　　1.3 系統(tǒng)概述</b></p><p>　　本次畢業(yè)設(shè)計我所設(shè)計的是多功能信號發(fā)生器，它能夠產(chǎn)生方波，三角波和正弦波三種基本波形。其電路采用FPGA

7、 器件相結(jié)合的方法，充分利用和FPGA 器件的快速性、外設(shè)的替代性，采用數(shù)字技術(shù)，通過對三種波形輸出進行控制，包括幅度控制和頻率控制電壓的控制，通過DAC0832轉(zhuǎn)換輸出、并將頻率與幅度的大小送LCD顯示等功能。同時對三種波形進行編輯。對鍵盤進行掃描判斷，進入相應(yīng)的功能程序。在各功能程序中，執(zhí)行相應(yīng)內(nèi)容，將控制字送到DAC0832進行轉(zhuǎn)換，從而對模擬波形的幅度進行控制，再經(jīng)過放大輸出。同時可以根據(jù)需要方便地實現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和

8、調(diào)幅功能，具有良好的實用性。</p><p><b>　　設(shè)計方案論證</b></p><p>　　2.1 總體方案論證與比較</p><p>　　方案一: 采用模擬鎖相環(huán)實現(xiàn)</p><p>　　模擬鎖相環(huán)技術(shù)是一項比較成熟的技術(shù)。應(yīng)用模擬鎖相環(huán)，可將基準(zhǔn)頻率倍頻，或分頻得到所需的頻率，且調(diào)節(jié)精度可以做到相當(dāng)高、穩(wěn)定

9、性也比較好。但模擬鎖相環(huán)模擬電路復(fù)雜，不易調(diào)節(jié)，成本較高，并且頻率調(diào)節(jié)不便且調(diào)節(jié)范圍小，輸出波形的毛刺較多，得不到滿意的效果。</p><p>　　方案二：采用直接數(shù)字頻率合成，用單片機作為核心控制部件，能達到較高的要求，實現(xiàn)各種波形輸出，但受限于運算位數(shù)和運算速度，產(chǎn)生的波形往往達不到滿意效果，并且頻率可調(diào)范圍小，很難得到較高頻率，并且單片機的引腳少，存儲容量少，這就導(dǎo)致了外圍電路復(fù)雜。</p>

10、<p>　　方案三：采用直接數(shù)字頻率合成，用FPGA器件作為核心控制部件，精度高穩(wěn)定性好，得到波形平滑，特別是由于FPGA的高速度，能實現(xiàn)較高頻率的波形?？刂粕细奖悖傻玫捷^寬頻率范圍的波形輸出，步進小，外圍電路簡單易實現(xiàn)。 因此采用方案三。</p><p>　　2.2 DDS模塊方案論證</p><p>　　方案一： 采用高性能DDS 單片電路的解決方案<

11、;/p><p>　　隨著微電子技術(shù)的飛速發(fā)展，目前高超性能優(yōu)良的DDS 產(chǎn)品不斷推出，主要有Qualcomm 、AD、Sciteg 和Stanford 等公司單片電路（monolithic）。Qualcomm 公司推出了DDS 系列Q2220 、Q2230 、Q2334 、Q2240 、Q2368 ，其中Q2368 的時鐘頻率為130MHz， 分辨率為0.03Hz，變頻時間為0.1μs；美國AD 公司也相繼推出了他們

12、的DDS 系列：AD9850 、AD9851 、可以實現(xiàn)線性調(diào)頻的AD9852 、兩路正交輸出的AD9854 以及以DDS 為核心的QPSK 調(diào)制器AD9853 、數(shù)字上變頻器AD9856 和AD9857 。AD 公司的DDS 系列產(chǎn)品以其較高的性能價格比，目前取得了極為廣泛的應(yīng)用。</p><p>　　方案二： 采用低頻正弦波DDS 單片電路的解決方案[1]</p><p>　　此方案的

13、典型電路有Micro Linear 公司的電源管理事業(yè)部推出低頻正弦波DDS 單片電路ML2035 以其價格低廉、使用簡單得到廣泛應(yīng)用。ML2035 特性：（1）輸出頻率為直流到25kHz ，在時鐘輸入為12.352MHz 以外頻率分辨率可達到1.5Hz（-0.75～+0.75Hz），輸出正弦波信號的峰-峰值為Vcc；（2）高度集成化，無需或僅需極少的外接元件支持，自帶3～ 12MHz 晶體振蕩電路；（3）兼容的3 線SPI 串行輸入口

14、，帶雙緩沖，能方便地配合單片機使用；（4）增益誤差和總諧波失真很低。ML2035 生成的頻率較低（0～25kHz），一般應(yīng)用于一些需產(chǎn)生的頻率為工頻和音頻的場合。如用2 片ML2035 產(chǎn)生多頻互控信號，并與AMS3104 （多頻接收芯片）或ML2031/2032 （音頻檢波器）配合，制作通信系統(tǒng)中的收發(fā)電路等。可編程正弦波發(fā)生器芯片ML2035 設(shè)計巧妙，具有可編程、使用方便、價格低廉等優(yōu)點，應(yīng)用范圍廣泛。很適合需要低成本、高可靠性的

15、低頻正弦波信號的場合。</p><p>　　方案三： 自行設(shè)計的基于CPLD/FPGA 芯片的解決方案</p><p>　　DDS 技術(shù)的實現(xiàn)依賴于高速、高性能的數(shù)字器件?？删幊踢壿嬈骷云渌俣雀?、規(guī)模大、在線可編程，以及有強大EDA 軟件支持等特性，十分適合實現(xiàn)DDS 技術(shù)。目前PLD 器件（包括CPLD、FPGA ）的生產(chǎn)廠商主要有Altera，Xilinx</p>&l

16、t;p>　　圖2.1 DDS工作框圖</p><p>　　以及Lattoce 等。Altera 是著名的PLD 生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。Altera 的PLD 具有高性能、高集成度和高性價比的優(yōu)點，此外它還提供了功能全面的開發(fā)工具和豐富的IP 核、宏功能外它還提供了功能全面的開發(fā)工具和豐富的IP 核、宏功能庫等，因此Altera 的產(chǎn)品獲得了廣泛的應(yīng)用。雖然有的專用DDS 芯片的功能也比

17、較多，但控制方式卻是固定的，因此不一定是我們所需要的。而利用FPGA 則可以根據(jù)需要方便地實現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實用性。就合成信號質(zhì)量而言，專用DDS 芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號抖動很小，可以輸出高質(zhì)量的模擬信號；利用FPGA 也能輸出較高質(zhì)量的信號，雖然達不到專用DDS 芯片的水平，但信號精度誤差在允許范圍之內(nèi)?；谝陨蟽?yōu)點我們采用了FPGA芯片來實現(xiàn)我們設(shè)計的DDS.</p>

18、<p>　　2.3數(shù)據(jù)存儲方案論證</p><p>　　方案一： 將波形數(shù)據(jù)存儲在EPROM27C512中，并直接通過單片機軟件掃描的方式將波形沼氣傳輸給DAC0832產(chǎn)生波形輸出。這種方法是硬件電路簡單，用通用的單片機最小系統(tǒng)板和一般的D/A轉(zhuǎn)換器就可以完成。由于在此方案中單片機要完成波形掃描功能，還要負(fù)責(zé)整個系統(tǒng)的管理任務(wù)，并且受單片機工作速度的限制，不能很好的完成題目的要求。</p>

19、;<p>　　方案二：使用FPGA作為數(shù)據(jù)轉(zhuǎn)換橋梁，將波形存儲在其內(nèi)部的RAM中，通過硬件掃描將波形數(shù)據(jù)傳輸給DAC0832產(chǎn)生波形輸出。由于FPGA是一種高密可編程邏輯器件，可以滿足題目的要求。</p><p>　　綜合各種因素，選擇方案二。</p><p>　　2.4 鍵盤/顯示方案論證</p><p>　　本設(shè)計的頻率字和相位字輸入來實現(xiàn)，通過外

20、部將數(shù)據(jù)輸入到FPGA中，同時控制DAC0832的數(shù)據(jù)轉(zhuǎn)換。鍵盤采用4×3矩陣式，共12個鍵分別對應(yīng)0～9個數(shù)字鍵和一個啟動鍵兩個波形控制鍵。常用的顯示方案有以下幾種。</p><p>　　方案一：使用液晶顯示屏顯示頻率，幅度和相位以及波的形狀。液晶顯示屏（LCD）具有輕薄短小、低耗電量、無輻射危險，平面直角顯示以及影像穩(wěn)定不閃爍、可視面積大、畫面效果好、分辨率高、抗干擾能力強等特點。</p>

21、;<p>　　方案二：使用傳統(tǒng)的數(shù)碼管顯示。數(shù)碼管是采用BCD編碼顯示數(shù)字，程序編譯容易，資源占用較少，但是顯示的字符較少，且不能顯示漢字。</p><p>　　根據(jù)以上的論述，采用方案一。</p><p>　　2.5 數(shù)模轉(zhuǎn)換方案論證</p><p>　　現(xiàn)階段市場上用于數(shù)摸轉(zhuǎn)換的芯片種類很多，常用的有8位，12位，16位等。他們各有其在不同的應(yīng)用領(lǐng)

22、域有著各自的優(yōu)勢。ADV7125是一種8位的高速，高精度的數(shù)模轉(zhuǎn)換芯片其優(yōu)主要性能如下：</p><p>　　240MHz的最大樣速度；   </p><p>　　三路8位D/A轉(zhuǎn)換器SFDR；     當(dāng)時鐘頻率為50MHZ；輸出為1MHZ時，–70dB；    當(dāng)時鐘頻率為140MH

23、Z；輸出為40HMZ時，-53dB；    與RS-343A/RS-170接口輸出兼容；   DA轉(zhuǎn)換器的輸出電流范圍為：2mA到26mA；    TTL兼容輸入；    單電源+5V/+3.3V工作；   低功耗（3V時最小值為30）。</p><p>

24、<b>　　其優(yōu)點就不然而喻。</b></p><p>　　DAC0832也是一種8位的數(shù)模轉(zhuǎn)換芯片，單電源供電，+5V到+15V正常工作?；鶞?zhǔn)電壓范圍為V；電流建立時間為1；CMOS工藝，低功耗20[2]。</p><p>　　綜上來看ADV7215是中性能比較優(yōu)越的DAC芯片，但其價格較DAC0832要高，我們的設(shè)計中所需求的DAC芯片新能要求，DAC0832已經(jīng)

25、可以達到，而且DAC0832是我們用的較多的的一種DAC芯片，對于它的用法比較熟悉。因此我們選則DAC0832來作為我們的數(shù)模轉(zhuǎn)換芯片。</p><p>　　DAC0832是采用CMOS工藝制成的單片電流輸出型8位數(shù) / 模轉(zhuǎn)換器，單電源供電，從+5V～+15V均可正常工作?；鶞?zhǔn)電壓的范圍為±10V；電流建立時間是1µS；COMS工藝，功耗20mW。圖5.2是DAC0832的邏輯框圖及引腳排列

26、。</p><p>　　器件的核心部分采用倒T型電阻網(wǎng)絡(luò)的8位D / A轉(zhuǎn)換器，如圖2.2所示。它是由倒T型R－2R電阻網(wǎng)絡(luò)、模擬開關(guān)、運算放大器和參考電壓VREF四部分組成。</p><p>　　圖2.2 DAC0832芯片引腳圖</p><p>　　運放的輸出電壓為:

27、 </p><p><b>　?。?.1）</b></p><p>　　由上式可見，輸出電壓VO 與輸入的數(shù)字量成正比，這就實現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。</p><p>　　一個8位的D / A轉(zhuǎn)換器，它有8個輸入端，每個輸入端是8位二進制數(shù)的一位，有一個模擬輸出端，輸入可有28 ＝256個不同的二進制組態(tài)，輸出為

28、256個電壓之一，即輸出電壓不是整個電壓范圍內(nèi)任意值，而只能是256個可能值。</p><p>　　DAC0832的引腳功能說明如下：</p><p>　　D0－D7 ：數(shù)字信號輸入端</p><p>　　ILE：輸入寄存器允許，高電平有效</p><p>　?。?片選信號，低電平有效</p><p>　?。簩懶盘?，

29、低電平有效</p><p>　　：傳送控制信號，低電平有效</p><p>　　：寫信號2，低電平有效</p><p>　　IOUT1，IOUT2：DAC電流輸出端</p><p>　　RfB ：反饋電阻，是集成在片內(nèi)的外接運放的反饋電阻</p><p>　　VREF ：基準(zhǔn)電壓（－10～+10）V</p>

30、<p>　　VCC ：電源電壓（＋5～＋15）V</p><p><b>　　AGND：模擬地</b></p><p><b>　　NGND：數(shù)字地</b></p><p>　　2.6 濾波方案論證</p><p>　　方案一：采用二階巴特沃茲低通濾波器。巴特沃茲濾波器的幅度函數(shù)是單調(diào)

31、下降的，由于n 階低通巴特沃斯濾波器的前（2n-1）階導(dǎo)數(shù)在ω=0處為零，所以巴特沃斯濾波器也稱為最大平坦幅度濾波器，該方案濾波性能較好，但構(gòu)造和參數(shù)設(shè)置比較復(fù)雜。 </p><p>　　方案二：采用RC低通濾波器。能很好的濾除高頻信號，由于不須運算發(fā)大器，參數(shù)計算容易，對系統(tǒng)要求不高。</p><p>　　基于上述理論分析，擬訂方案一。</p><p>　　2.

32、7 總體設(shè)計方框圖</p><p>　　本系統(tǒng)分為五大部分：FPGA主控電路，液晶顯示，鍵盤控制，數(shù)模轉(zhuǎn)換，低通濾波電路?？驁D如圖2.3所示：</p><p>　　圖2.3系統(tǒng)總設(shè)計流程圖</p><p><b>　　工作原理</b></p><p>　　本設(shè)計以FPGA為核心，由外部來實現(xiàn)頻率、相位的預(yù)置和步進，并完成

33、信號的頻率和相位差顯示。如圖3.1系統(tǒng)框圖。采用直接頻率合成(DDS)技術(shù)，用FPGA來產(chǎn)生一路信號波行。將量化的波形數(shù)據(jù)存到存儲器中，在經(jīng)地址計數(shù)器尋址讀出波形數(shù)據(jù)，控制地址計數(shù)器的時鐘頻率即可控制采樣點數(shù)，這樣就控</p><p>　　圖3.1 工作原理框圖</p><p>　　制了輸出波形的頻率。由于這些數(shù)據(jù)為數(shù)字量，故再經(jīng)D/A轉(zhuǎn)換電路將其轉(zhuǎn)換為模擬量，通過低通濾波器濾除階梯即可

34、輸出滿足要求的波形。由于本設(shè)計采用直接數(shù)字頻率合成技術(shù)（DDS），運用一片EPROM，存儲波形數(shù)據(jù)，分別由設(shè)定數(shù)據(jù)差值的地址數(shù)據(jù)尋址即可輸出有設(shè)定波形，有效地擴展了輸出波形的頻率范圍并實現(xiàn)了輸出高精度相位的波行信號,系統(tǒng)穩(wěn)定可靠。</p><p>　　3.1 FPGA設(shè)計</p><p>　　圖3.2 DDS的原理框圖</p><p>　　本設(shè)計采用Altera公司

35、的EPF10K10LC-84器件，利用其集成化數(shù)字系統(tǒng)EDA設(shè)計軟件MAX-PLUSE2進行開發(fā)。開發(fā)語言用VHDL。設(shè)計一相位累加器，同時輸出兩路尋址信號（基準(zhǔn)信號的尋址信號以及輸出信號的尋址信號），對ROM表進行尋址輸出波形。設(shè)計框圖如上圖3.2：</p><p>　　直接數(shù)字頻率合成器，（Direct Digital Synthesizer）是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)。一個直接數(shù)字頻

36、率合成器由相位累加器、加法器、波形存儲ROM、D/A轉(zhuǎn)換器構(gòu)成。其中K為頻率控制字、P為相位控制字、W為波形控制字、為參考時鐘頻率，N為相位累加器的字長，D為ROM的數(shù)據(jù)位及D/A轉(zhuǎn)換器的字長。相位累加器在時鐘的控制下以步長K作累加，輸出的N位二進制碼與相位控制字P、波形控制字W相加后作為波形ROM的地址，對波形ROM進行尋址，波形ROM輸出D位的幅度碼S（n）經(jīng)D/A轉(zhuǎn)換器變成階梯波S（t），再經(jīng)過低通濾波器平滑后就可以得到合成的信號

37、波形。全盛的信號波形取決于波形ROM中存放的幅度碼，因此用DDS可以產(chǎn)生任意波形[3]。</p><p>　?。?）頻率預(yù)置與調(diào)節(jié)電路。</p><p>　　K被稱為頻率控制字，也叫相位增量。DDS方程為：</p><p><b>　　（3.1）</b></p><p>　　為輸出頻率，為時鐘頻率。當(dāng)K=1時，DDS輸出

38、最低頻率（也即頻率分辨率）為/2N，而DDS的最輸出頻率由Nyquist采樣定理決定，即/2，也就是說K 的最大值為2N-1。因此，只要N足夠大，DDS可以得到很細(xì)的頻率間隔。要改變DDS的輸出頻率，只要改變頻率控制字K即可。</p><p><b>　　（2）累加器</b></p><p>　　相位累加器由N位加法器與N位寄存器級聯(lián)構(gòu)成。每來一個時鐘脈沖，加法器將頻

39、率控制字K與寄存器輸出的累加相位數(shù)據(jù)相加，再把相加后的結(jié)果送至寄存器的數(shù)據(jù)輸入端。寄存器將加法器在上一個時鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋到加法器的輸入端；以使加法器在下一個時鐘作用下繼續(xù)與頻率控制字進行相加。這樣，相位累加器在時鐘的作用下，進行相位累加。當(dāng)相位累加器累加滿量時就會產(chǎn)生一次溢出，完成一個周期性的動作。</p><p>　?。?）控制相位的加法器</p><p>　　通過改變相位

40、控制字P可以控制輸出信號的相位參數(shù)。令相位加法器的字長為N，當(dāng)相位控制字由0躍變到P（P≠0）時，波形存儲器的輸入為相位累加器的輸出與相位控制字P之和，因而其輸出技術(shù)的幅度編碼相位會增加P/2N，從而使最輸出技術(shù)的信號產(chǎn)生相稱。</p><p>　?。?）控制波形的加法器</p><p>　　通過改變小型控制字W可以控制輸出信號的波形。由于波形存儲器中的不同波形是分塊存儲的，所以當(dāng)小型控制

41、字改變時，波形存儲器的輸入為改變相位后的地址與波形控制字W（波形地址）之和，從而使最后輸出技術(shù)的信號產(chǎn)生相移。</p><p><b>　?。?）波形存儲器</b></p><p>　　用相位累加器輸出的數(shù)據(jù)作為波形存儲器的取樣地址，進行波形的相位—幅值轉(zhuǎn)換，即可在給定的時間上確定輸出的波形的抽樣幅值。N位的尋址ROM相當(dāng)于把0O～360O的正弦信號離散成具有2N個樣

42、值的序列，若波形ROM有D位數(shù)據(jù)位，則2N個樣值的幅值以D位二進制數(shù)固化在ROM中，按照地址的不同可心輸出相應(yīng)本相位的正弦信號的幅值。</p><p>　　相位—幅值變換原理圖如下圖3.3所示：</p><p>　　圖3.3 變換原理圖</p><p>　　D/A轉(zhuǎn)換器的作用是把合成的正弦波數(shù)字量轉(zhuǎn)換成模擬量。正弦幅度量化序列S（n）經(jīng)D/A轉(zhuǎn)換后變成了包絡(luò)為正弦

43、波的階梯波S（t）。需要注意的是，頻率合成器對D/A轉(zhuǎn)換器的分辨率有一定的要求，D/A轉(zhuǎn)換器的分辨率越高，合成的正弦波S（t）臺階數(shù)就越多，輸出的波形的精度也就越高。</p><p><b>　?。?）低通濾波器</b></p><p>　　對D/A輸出的階梯波S（t）進行頻譜分析，可知S（t）中除主頻外，還存在分布在,2兩邊±處的非諧波分量，幅值包絡(luò)為辛格

44、函數(shù)。因此，為了取出主頻，必須在D/A轉(zhuǎn)換器的輸出端接入截止頻率為/2的低通濾波器。</p><p>　　3.2 DDS工作原理 </p><p>　　1971年，美國學(xué)者J.Tierney 等人撰寫的“A Digital Frequency Synthesizer ”一文首次提出了以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種新的數(shù)字合成原理。限于當(dāng)時的技術(shù)和器件產(chǎn)能，它的性能指標(biāo)

45、尚不能與已有的技術(shù)相比，故未受到重視。近些年來，隨著微電子技術(shù)的迅速發(fā)展，直接數(shù)字頻率合成器（Direct Digital Frequency Synthesis ，簡稱DDS 或DDFS ）得到了飛速的發(fā)展，它以有別于其它頻率合成方法的優(yōu)越性能和特點成為現(xiàn)代頻率合成技術(shù)中的姣姣者。隨著可編程器件(Programmable Logic </p><p>　　圖3.4 DDS實現(xiàn)基本過程</p>&

46、lt;p>　　Device，PLD)的出現(xiàn)，使得DDS 技術(shù)又呈現(xiàn)出一種新的局面，輸出頻帶得到了極大的提高，系統(tǒng)更容易集成，功耗更小。DDS 的基本原理是基于Nyquist 采樣定理，將模擬信號進行采集，經(jīng)量化后存入存儲器中（查找表），通過尋址查表輸出波形數(shù)據(jù)，再經(jīng)D/A 轉(zhuǎn)換濾波即可恢復(fù)原波形。其實現(xiàn)過程如圖3.4所示。根據(jù)Nyquist 采樣定理知，要使信號能夠恢復(fù)，必須滿足采樣頻率大于被采樣信號最高頻率的2 倍，否則將產(chǎn)生混

47、迭，經(jīng)D/A 不能恢復(fù)原信號。</p><p>　　下面以正弦信號波形輸出為例說明DDS 的基本原理。一個頻譜純凈的單頻正弦信號可以表示為</p><p><b>　?。?.2）</b></p><p>　　式中，為輸出正弦波幅度，為初始相位。由于與不隨時間變化，為了設(shè)計方便，將歸一化為1，而令為0，這樣上式可表示為：</p>&

48、lt;p><b>　　（3.3）</b></p><p>　　先對此波形進行采樣，其基本原理如圖2.2 所示。</p><p>　　設(shè)采樣頻率為，采樣周期為，則采樣后得到的信號波形可表示</p><p><b>　　為：</b></p><p><b>　　(3.4)</b&g

49、t;</p><p>　　從上式可看出，采樣后的波形數(shù)據(jù)為正弦值，存在負(fù)值，而存儲器中的數(shù)是以無符號的二進制數(shù)來表示，故須將采樣得到的數(shù)值加上某一常量，從而使采樣得到的離散序列均為正數(shù)。而在后續(xù)D/A 轉(zhuǎn)換輸出波形減去一直流電平，使輸出波形不含直流分量。對于上式，由于其最小值為-1，故可加上1 這個常數(shù)，將全部采樣數(shù)據(jù)轉(zhuǎn)換為正數(shù)。這樣得到的表達式為：</p><p><b>　　

50、(3.5)</b></p><p>　　圖3.5 正弦波采樣原理圖</p><p>　　此外，存儲器數(shù)據(jù)為有限位，而上述正弦值一般為無窮位數(shù)的無理數(shù)，故須將采集到的波形進行量化，其過程就是對上述數(shù)據(jù)進行截尾處理，得到有限位二進制數(shù)據(jù)。事實上，在DDS 技術(shù)實現(xiàn)過程中，上述數(shù)據(jù)采樣與量化兩過程一般是由軟件一起來完</p><p>　　圖3.6 存儲與恢

51、復(fù)波形的原理圖</p><p>　　成（也可由單片機控制AD 轉(zhuǎn)換器來進行實時 采樣得到離散的波形序列）。若采用軟件實現(xiàn)，可調(diào)用高級語言函數(shù)庫，得到量化的波形數(shù)據(jù)。 </p><p>　　波形的存儲與恢復(fù)一般則由硬件來實現(xiàn)。這也是一般意義下的直接數(shù)字頻率合成器，其原理圖如圖3.6所示。</p><p>　　將量化的波形數(shù)據(jù)存入存儲器中（查找表），相位累加器產(chǎn)生地址，

52、對存儲器查表尋址輸出離散化的波形序列，經(jīng)D/A 轉(zhuǎn)換輸出模擬波形[4]。輸出波形如圖3.7所示。</p><p>　　圖3.7 DDS輸出波形</p><p>　　對于單頻的正弦信號，它的相位是時間的線性函數(shù)，其對時間的導(dǎo)數(shù)為一常數(shù)，如下式所示</p><p><b>　　(3.6)</b></p><p><b

53、>　　(3.7)</b></p><p>　　在時鐘頻率的作用下，表示每個時鐘周期相位變化的數(shù)字量（頻率控制字，也即累加器步長）送至累加器，并與原有的數(shù)據(jù)相加，這樣，累加器的輸出是一個關(guān)于時間的線性相位函數(shù)（近似值），如圖3.8所示。累加器的輸出對存儲器中離散化波形序列尋址，輸出波形如圖3.9 所示。</p><p>　　圖3.8 單頻信號相位函數(shù)</p>

54、<p>　　圖3.9 相位累加器輸出</p><p>　　累加器的輸出對存儲器中離散化波形序列尋址，輸出波形如圖3.10 所示。</p><p>　　圖3.10 DA輸出波形</p><p>　　以上為了原理論述簡便，將輸出波形幅度歸一化為1，并令初試相位為0，但實際中，需要控制輸出波形的幅度，這樣就需要進行幅度控制，在多路輸出時還要對各路輸出的相位

55、差進行控制。</p><p>　　3.3 DDS主要性能指標(biāo)及優(yōu)點</p><p>　　DDS 采用全數(shù)字技術(shù)實現(xiàn)頻率合成，使其與一般的頻率合成相比，有一些很突出的優(yōu)點及獨特的性能。DDS 在相對帶寬、頻率轉(zhuǎn)換時間、頻率分辨率、相位連續(xù)性、正交輸出以及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達到的水平，為系統(tǒng)提供了優(yōu)于模擬信號源的性能[5]。概括來說主要有以下性能指標(biāo)及優(yōu)點

56、：</p><p><b>　?。?）輸出帶寬</b></p><p>　　當(dāng)頻率控制字K=1 時（即：向相位累加器中送入的累加步長為1），則輸出的最低頻率為</p><p><b>　　(3.8)</b></p><p>　　式中，為系統(tǒng)時鐘頻率，N 為相位累加器的位數(shù)。當(dāng)相位累加器位數(shù)很高時，最

57、低輸出頻率可達到mHz ，甚至更低，可以認(rèn)為DDS 的最低合成頻率為零頻。</p><p>　　DDS 最高輸出頻率受限于系統(tǒng)時鐘頻率和一個周波波形系列點數(shù)，在時鐘頻率為、采樣點數(shù)為M（存儲深度）下，最高輸出頻率為：</p><p><b>　　(3.9)</b></p><p>　　這是一個比較大的數(shù)值，所以，DDS 相對其它頻率合成技術(shù)，其

58、帶寬得到了極大的提高。</p><p>　　（2）頻率、幅度、相位分辨率</p><p>　　頻率分辨率也就是頻率的最小步進量，其值等于DDS 的最低合成頻率。</p><p><b>　　(3.10)</b></p><p>　　根據(jù)相位累加器位數(shù)的不同有著不同的頻率分辨率。由DDS 最低合成頻率接近零頻知，其頻率分辨

59、率可達到零頻。所以DDS 相比其它頻率合成技術(shù)有精</p><p>　　密的頻率分辨率。精細(xì)的頻率分辨率使得輸出頻率十分逼近連續(xù)變化。幅度的分辨率決定于幅度控制的DAC 的位數(shù)：</p><p><b>　　(3.11)</b></p><p>　　式中，N 為幅度控制的DAC 的位數(shù)，Vref 為幅度控制的DAC 的參考電壓。</p&g

60、t;<p>　　相位差的分辨率與一個周波采樣點數(shù)M 成反比，</p><p><b>　　(3.12)</b></p><p>　　從上可看出，DDS 技術(shù)可根據(jù)實際需要，對頻率分辨率、幅度分辨率以及相位差分辨率進行靈活控制。</p><p>　?。?）頻率轉(zhuǎn)換靈活性</p><p>　　頻率轉(zhuǎn)換靈活性是指

61、頻率控制字改變后，輸出波形頻率跟蹤頻率控制字的能力。DDS是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，故可認(rèn)為其頻率轉(zhuǎn)換是實時的。DDS 的相位序列在時間上是離散的，在頻率控制字K 改變后，經(jīng)過一個時鐘周期后即可按新的相位增量累加，可認(rèn)為它的頻率轉(zhuǎn)換時間就是頻率控制字的傳輸時間。而在現(xiàn)代數(shù)字電路，數(shù)據(jù)傳輸延時為ns 級的頻率轉(zhuǎn)換時間極為短暫。</p><p><b>　?。?）相位連續(xù)性</b><

62、/p><p>　　從DDS 原理可知，在改變DDS 的輸出頻率時，實際就是改變地址發(fā)生器輸出地址的速率，即改變相位函數(shù)的增長率。如在t1時刻，當(dāng)頻率控制字改變后，只是改變了t1時刻的地址上產(chǎn)生下一時刻t2 地址的速率，并沒有改變t1 時刻的地址，而且t2 時刻地址還是在t1 時刻地址的基礎(chǔ)上進行累加。這樣，就保持了輸出波形相位的連續(xù)性，只是在改變頻率的瞬間其頻率發(fā)生了突變。</p><p>&

63、lt;b>　　（5）波形靈活性</b></p><p>　　DDS 技術(shù)的核心是控制尋址的速率，對查找表尋址輸出波形數(shù)據(jù)，只要改變查找表中的波形數(shù)據(jù)即可改變輸出的波形。這樣，可對多種波形進行采集，存入存儲器，根據(jù)需要靈活控制輸出波形的種類。此外，只要在DDS 內(nèi)部加上相應(yīng)控制如調(diào)頻控制FM、調(diào)相控制PM 和調(diào)幅控制AM，即可以方便靈活地實現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，產(chǎn)生FSK、PSK、ASK 和MS

64、K 等信號。當(dāng)DDS 的波形存儲器分別存放正弦和余弦函數(shù)表時，即可得到正交的兩路輸出。DDS 還可靈活輸出多相波形，只需設(shè)計同樣的查找表，改變其尋址的起始位置，即可輸出多相相位差可編程控制的波形。</p><p><b>　?。?）噪聲及諧波</b></p><p>　　有限字長效應(yīng)是數(shù)字系統(tǒng)不可避免的問題。在數(shù)據(jù)采集后需要對數(shù)據(jù)量化，這就產(chǎn)生了量化誤差。如，12.7

65、 ，由于數(shù)字系統(tǒng)從本質(zhì)上只能認(rèn)識無符號的整數(shù)，這樣，根據(jù)四舍五入的方法，將12.7 量化為13，就產(chǎn)生了量化誤差。這樣，就引入了噪聲以及諧波分量。此外，由于DAC 的非理想特性，包括非線性性能和所生成的階梯波中有尖峰之類而引起的雜散輸出，稱為DAC 新增噪聲。在DDS 中，由于采用全數(shù)字化設(shè)計，不可避免地存在上述噪聲與諧波，須加濾波器加以濾除。此外，在設(shè)計電路時要注意電路的優(yōu)化。</p><p><b>

66、;　?。?）其它性能</b></p><p>　　DDS 的其它性能指標(biāo)有易控性、集成度、體積、功耗、穩(wěn)定可靠性以及性價比。由于DDS 中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當(dāng)靈活，因此性價比極高。</p><p>　　第4章 硬件電路設(shè)計</p><p>　?。?1 FPGA主控電路 </p&

67、gt;<p>　　這一單元是由FPGA實現(xiàn)的。</p><p>　　EPF10K10LC84-4表示所屬器件系列是EPF，器件類型是10K10，封裝形式為L：Plastic J-lead chip carrier(PLCC),工作溫度為C：民用品溫度（0--70攝氏度），引腳數(shù)為84，速度等級為-4。</p><p>　　MAX EPF10K10LC84-4是一種復(fù)雜可編程邏

68、輯器件，IC管腳圖如圖4.1所示，是84pinPLCC封裝，另外還有其它類型的管腳和封裝，選擇性強，該IC具有以下主要性能：</p><p>　　1)嵌入式FPGA；</p><p>　　2)提供了集成系統(tǒng)于單個可編程邏輯器件中的性能；</p><p>　　3)高密度：提供10000~250000個可用門；</p><p>　　4)6

69、144~40960位內(nèi)部RAM； </p><p>　　5)低功耗：多數(shù)器件在靜態(tài)模式下電流小于0.5mA；</p><p>　　6)在2.5V、3.3V或5.0V下工作； </p><p>　　7)高速度：時鐘鎖定和時鐘自舉選項分別用于減少時鐘延時/過沖和時鐘倍頻；器件內(nèi)建立樹形分布的低失真時鐘；</p><p>　　8)具有快速建

70、立時間和時鐘到輸出延時的外部寄存器；</p><p>　　9)靈活的互連方式：快速、互連延時可預(yù)測的快速通道（Fast Track）連續(xù)式布線結(jié)構(gòu)；實現(xiàn)高速、多輸入（扇入）邏輯功能的專用級聯(lián)鏈；</p><p>　　10）實現(xiàn)內(nèi)部三態(tài)的三態(tài)模擬；多達六個全局的時鐘信號和四個全局清除信號； </p><p>　　11) 支持多電壓I/O接口；</p>

71、<p>　　12) 強大的引腳功能：每個引腳都有一個獨立的三態(tài)輸出使能控制及漏極開路配置選項及可編程輸出壓擺率控制；FLEX10KA、10LE、10KS器件都支持熱插拔；  </p><p>　　13) 多種配置方式：內(nèi)置JTAG邊界掃描測試電路；</p><p>　　14) 可通過外部EPROM、智能控制或JTAG接口實現(xiàn)在電路重構(gòu)（ICR）； </p>

72、<p>　　15)封裝形式有TQFP、PQFP、BGA和PLCC等；</p><p>　　16)一封裝的FLEX 10K系列器件的引腳相兼容[9]。</p><p>　　圖4.1 FPGA引腳圖</p><p>　　這一單元是由FPGA實現(xiàn)的。FPGA完成相位累加器的功能，而頻率控制字K是外部輸入的。</p><p>　　相

73、位累加器（見圖4.2）是實現(xiàn)DDS的核心，它由一個N字長的二進制加法器和一個固定時鐘脈沖取樣的N位相位寄存器組成。相位寄存器的輸出與加法器的一個輸入端在內(nèi)部相連，加法器的另一個輸入端是外部輸入的頻率控制字K。這樣，在每個時鐘脈沖到達時，相位寄存器采樣上一個時鐘周期內(nèi)相位寄存器的值與頻率控制字K之和，并作為相位累加器在這一時鐘周期的輸出。頻率控制字K決定了相應(yīng)的相位增量，相位累加器則不斷對該相位增量進行線性累加，當(dāng)相位累加器積滿量時就會產(chǎn)

74、生一次溢出，從而完成一個周期性的動作，這個動作周期即是DDS合成信號的一個頻率周期。于是，輸出信號波形的頻率表達式為： </p><p>　　=(*k)/2 (4.1)</p><p>　　由該式可知，輸要取出信號頻率主決于頻率控制字K，當(dāng)K增大時，可以不斷的提高，由抽樣定理，最高輸出頻率不得大于/2，而根據(jù)實驗所得，實際工作頻

75、率小于/3較合適。</p><p><b>　　圖４.2相位累加器</b></p><p>　　EPF10K-10LC84-4是種功能非常強大是可編程芯片，此次設(shè)計中我們用它來實現(xiàn)DDS功能。數(shù)據(jù)從鍵盤輸入后通過外部輸入FPGA的8個數(shù)據(jù)輸入端將數(shù)據(jù)送到FPGA。外部有源晶振采用6，在外部晶振的控制下，VHDL程序?qū)⑤斎氲臄?shù)據(jù)進行處理，從FPGA的輸出端輸出送到數(shù)模轉(zhuǎn)

76、換電路得到我們所需的數(shù)據(jù)。</p><p>　　電路圖如圖４.3所示。</p><p>　　圖４.3 FPGA電路</p><p>　　4.２ 顯示單元電路</p><p>　　液晶顯示器以其微功耗、體積小、顯示內(nèi)容豐富、超薄輕巧的諸多優(yōu)點,在袖珍式儀表和低功耗應(yīng)用系統(tǒng)中得到越來越廣泛的應(yīng)用。 </p><p>　　

77、這里介紹的字符型液晶模塊是一種用5x7點陣圖形來顯示字符的液晶顯示器,根據(jù)顯示的容量可以分為1行16個字、2行16個字、2行20個字等等,這里以常用的2行16個字的162液晶模塊來介紹它的編程方法。</p><p>　　162采用標(biāo)準(zhǔn)的14腳接口,其中:</p><p>　　第1腳：VSS為地電源</p><p>　　第2腳：VDD接5V正電源</p>

78、<p>　　第3腳：V0為液晶顯示器對比度調(diào)整端,接正電源時對比度最弱,接地電源時對比度最高,對比度過高時會產(chǎn)生“鬼影”,使用時可以通過一個10K的電位器調(diào)整對比度</p><p>　　第4腳：RS為寄存器選擇,高電平時選擇數(shù)據(jù)寄存器、低電平時選擇指令寄存器。</p><p>　　第5腳：RW為讀寫信號線,高電平時進行讀操作,低電平時進行寫操作。當(dāng)RS和RW共同為低電平時可以寫

79、入指令或者顯示地址,當(dāng)RS為低電平RW為高電平時可以讀忙信號,當(dāng)RS為高電平RW為低電平時可以寫入數(shù)據(jù)。</p><p>　　第6腳：E端為使能端,當(dāng)E端由高電平跳變成低電平時,液晶模塊執(zhí)行命令。</p><p>　　第7～14腳：D0～D7為8位雙向數(shù)據(jù)線。 </p><p>　　第15～16腳：空腳</p><p>　　162液晶模塊內(nèi)部

80、的字符發(fā)生存儲器（CGROM)已經(jīng)存儲了160個不同的點陣字符圖形,如表1所示,這些字符有：阿拉伯?dāng)?shù)字、英文字母的大小寫、常用的符號、和日文假名等,每一個字符都有一個固定的代碼,比如大寫的英文字母“A”的代碼是01000001B（41H）,顯示時模塊把地址41H中的點陣字符圖形顯示出來,我們就能看到字母“A” </p><p>　　162液晶模塊內(nèi)部的控制器共有11條控制指令,如下所示,</p>&

81、lt;p>　　它的讀寫操作、屏幕和光標(biāo)的操作都是通過指令編程來實現(xiàn)的。（說明：1為高電平、0為低電平） </p><p>　　指令1：清顯示,指令碼01H,光標(biāo)復(fù)位到地址00H位置</p><p>　　指令2：光標(biāo)復(fù)位,光標(biāo)返回到地址00H </p><p>　　指令3：光標(biāo)和顯示模式設(shè)置 I/D：光標(biāo)移動方向,高電平右移,低電平左移 S:屏幕上所有文字是否左

82、移或者右移。高電平表示有效,低電平則無效 </p><p>　　指令4：顯示開關(guān)控制。 D：控制整體顯示的開與關(guān),高電平表示開顯示,低電平表示關(guān)顯示 C：控制光標(biāo)的開與關(guān),高電平表示有光標(biāo),低電平表示無光標(biāo) B：控制光標(biāo)是否閃爍,高電平閃爍,低電平不閃爍 </p><p>　　指令5：光標(biāo)或顯示移位 S/C：高電平時移動顯示的文字,低電平時移動光標(biāo) </p><p>

83、;　　指令6：功能設(shè)置命令 DL：高電平時為4位總線,低電平時為8位總線 N：低電平時為單行顯示,高電平時雙行顯示 F: 低電平時顯示5x7的點陣字符,高電平時顯示5x10的點陣字符 </p><p>　　指令7：字符發(fā)生器RAM地址設(shè)置 </p><p>　　指令8：DDRAM地址設(shè)置 </p><p>　　指令9：讀忙信號和光標(biāo)地址 BF：為忙標(biāo)志位,高電平表示

84、忙,此時模塊不能接收命令或者數(shù)據(jù),如果為低電平表示不忙。 </p><p><b>　　指令10：寫數(shù)據(jù) </b></p><p><b>　　指令11：讀數(shù)據(jù) </b></p><p><b>　　圖４.3 顯示電路</b></p><p>　?。?３ 數(shù)模轉(zhuǎn)換電路</

85、p><p>　　由DDS產(chǎn)生的數(shù)字信號輸出后，必須經(jīng)過D/A變換，變成模擬量后,才能使用示波器來測量我們所產(chǎn)生的信號。本次的設(shè)計中，D/A轉(zhuǎn)換電路是由DAC0832芯片和外接運算放大器所構(gòu)成的。對于DAC0832芯片來說它有三種連接方式，即雙緩沖方式、單緩沖方式、和完全直通方式。其中，雙緩沖方式是指內(nèi)部的兩寄存器工作在輸入鎖存狀態(tài)；單緩沖方式是指一級鎖存器鎖存，另一級鎖存器直通；完全直通方式是指兩級寄存器都工作在直通

86、狀態(tài)，它們的輸出數(shù)據(jù)都隨輸入數(shù)據(jù)的變化而變化。</p><p>　　該模塊主要由兩片DAC0832組成，一片用于接收FPGA傳來的波形數(shù)據(jù)，將其轉(zhuǎn)化為模擬量輸出；另一片接收來自FPGA的波形幅度數(shù)據(jù)，用以產(chǎn)生相應(yīng)的幅度電壓，將其作為基準(zhǔn)電壓輸入到上一片DAC0832的基準(zhǔn)電壓（Vref）輸入端口，實現(xiàn)輸出波的幅度可調(diào)。其電路如圖４.4</p><p>　　圖４.４ 數(shù)模轉(zhuǎn)換電路</

87、p><p><b>　　4.4 濾波電路</b></p><p>　　濾波電路采用二階巴特沃茲低通濾波，截止頻率f=1/2π =1.5M ,用multisim仿真可以得到截至頻率為1.4MHZ,200k內(nèi)波形幅度平緩，可以滿足電路的需要。其電路如圖4.5。</p><p>　　圖４.５ 二階有源濾波電路</p><p>&l

88、t;b>　　第5章 軟件設(shè)計</b></p><p>　　5.1 VHDL程序設(shè)計</p><p>　　系統(tǒng)軟件的主要任務(wù)是：將送入的頻率、相位差控制字，控制輸出波形種類進行處理得到三種不同的波型，頻率和相位差。</p><p>　　首先是對DDS子程序進行設(shè)計，利用類屬語句對輸入頻率字，相位字，累加器，正弦ROM表的地址位寬和數(shù)據(jù)位寬進行說明，本

89、設(shè)計用到的位寬分別是32、8、32、8、8。軟件的主要任務(wù)是在累加器中按輸入的頻率字進行循環(huán)累加，將截短后的數(shù)據(jù)與輸入的相位字進行累加。因設(shè)計中用到的相位字是8位的故可直接輸入到ROM中進行查表。正弦ROM表的設(shè)計只本設(shè)計的一個重點部分。首先可用C語言編制好正弦ROM程序，在DOS底下生成后綴為.mif的文件。然后在MAX+BLUS軟件中定制一個數(shù)據(jù)位寬和地址位寬為8位的LMP_ROM。定制好后在DDS程序中進行說明，最后即可編譯了。&

90、lt;/p><p>　　然后是主程序的設(shè)計，為了將32位的頻率字和8位的相位字送到FPGA中，以及能得到不同的波型。我們設(shè)置了A、B、C三個控制信號，分別對用如下：</p><p>　　表5.1 三個控制信號的傳送數(shù)據(jù)</p><p>　　在程序中對DDS子程序進行例化說明，調(diào)用DDS子程序，最終編譯實現(xiàn)。</p><p>　　5.2 總程序流

91、程圖見圖</p><p>　　本系統(tǒng)采用VHDL語言 ，VHDL語言的設(shè)計技術(shù)齊全、方法靈活、支持廣泛。VHDL語言的系統(tǒng)硬件描述能力很強，具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)級到門級電路，而且高層次的行為描述可以與低層次的RTL描述混合使用。VHDL在描述數(shù)字系統(tǒng)時，可以使用前后一致的語義和語法跨越多層次，并且使用跨越多個級別的混合描述模擬該系統(tǒng)。因此，可以對高層次行為描述的子系統(tǒng)及低層次詳細(xì)實現(xiàn)子系統(tǒng)

92、所組成的系統(tǒng)進行模擬。</p><p>　　圖5.1 總程序流程圖</p><p>　　5.3 子程序流程圖</p><p>　　子程序流程圖包括判鍵流程圖和D/A轉(zhuǎn)換流程圖。</p><p><b>　　圖5.2判鍵流程圖</b></p><p>　　5.3 D/A轉(zhuǎn)換流程圖第6章 波形仿真&l

93、t;/p><p>　　6.1 SUM模塊仿真圖</p><p>　　本設(shè)計中的相位累加器SUM模塊的仿真圖如圖6.1所示。相位累加器在每一個時鐘脈沖輸入時，把頻率控制字加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位。</p><p>　　圖6.1 SUM模塊</p><p>　　6.2 DDS正弦信號輸出ROM表仿真圖</p>&

94、lt;p>　　設(shè)計中整個DDS正弦信號發(fā)生系統(tǒng)仿真結(jié)果如圖6.2所示。用相位累加器的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可把存儲在ROM內(nèi)的波形取樣值經(jīng)查找表查出，完成相位到幅值的轉(zhuǎn)換</p><p>　　圖6.2 DDS正弦信號輸出ROM表仿真圖</p><p>　　6.3 DDS子程序波形圖</p><p>　　圖6.3是仿真的局部結(jié)果。當(dāng)輸入頻率字f

95、reqin=00000001，相位字phasew=0時，相應(yīng)輸出的波形圖。</p><p>　　圖6.3 子程序仿真圖</p><p>　　6.4主程序波形圖1</p><p>　　圖6.4是主程序波形圖1。當(dāng)輸入頻率字freqin=0000FFFF,相位字phaew=0時，相應(yīng)輸出的波形圖。</p><p>　　圖6.4 主程序波形圖1&l

96、t;/p><p>　　6.5 主程序波形圖2</p><p>　　圖6.5是主程序波形圖2。當(dāng)輸入頻率字freqin=0000FFFF,相位字phaew=00000011時，相應(yīng)輸出的波形圖。</p><p>　　圖6.5 主程序波形圖2</p><p>　　第7章 系統(tǒng)調(diào)試及誤差分析</p><p><b>

97、　　7.1系統(tǒng)調(diào)試</b></p><p><b>　　調(diào)試儀器如表7.1</b></p><p>　　表7.1 測試使用的儀器設(shè)備</p><p>　　波形輸出圖如圖7.1所示。</p><p><b>　　圖7.1 調(diào)試圖</b></p><p>　　頻率

98、測試是對系統(tǒng)產(chǎn)生的各種波形進行頻率可調(diào)性、頻率的范圍與精確度等指標(biāo)的測試，并計算出測試誤差。頻率的調(diào)節(jié)可以通過按鍵設(shè)置。系統(tǒng)的測量結(jié)果數(shù)據(jù)表如表7.2所示。</p><p>　　表7.2 系統(tǒng)測量數(shù)據(jù)表</p><p><b>　　7.2相位誤差 </b></p><p>　　(1) 相位量化引起的誤差。在DDS 中，由于累加器的位數(shù)NC 大

99、于RAM 的尋址位數(shù)W， 使得累加器的輸出尋址RAM 時，其NC-W 個低位必須舍去，因此會不可避免地產(chǎn)生相位截斷誤差。該誤差是DDS 輸出雜散的主要原因。</p><p>　　(2)采樣點數(shù)有限引起的相位誤差。由于輸出波形是通過一系列有限的離散采樣點表示的，這就不可進免地引入了相位誤差，增加采樣點數(shù)可以減少這種誤差。</p><p>　　7.３ 幅值量化誤差</p><

100、;p>　　由于RAM 中存儲的數(shù)據(jù)字長和D/A 位數(shù)有限，所以D/A 進行幅值量化時會產(chǎn)生幅值量化誤差，這也是數(shù)字系統(tǒng)中不可避免的有限字長效應(yīng)。增加數(shù)據(jù)字長和D/A 位數(shù)可以減少這種誤差。</p><p>　　7.４ 由于D/A 變換路的非理想特性引起的誤差</p><p>　　DAC 的非理想特性包括：差分、積分的非線性，D/A 轉(zhuǎn)換過程中的尖峰電流，轉(zhuǎn)換速率受限等。設(shè)計時須對DA

101、C 進行合理選擇，盡量減小這種誤差。</p><p><b>　　7.５ 電源噪聲</b></p><p>　　這種隨機噪聲也會對我們的輸出波形產(chǎn)生一定的影響，使輸出紋波增大。為減弱這種噪聲，一方面，我們可以選擇紋波小的電源；另一方面，可以通過電源退耦以減小其影響。</p><p>　　7.６ 運放帶來的誤差</p><p&

102、gt;　　由于集成運放自身存在的輸入失調(diào)電壓和輸入失調(diào)電流的影響，以及運放本身增益帶寬積與上升速率的影響，在輸入頻率較高時，不可避免地帶來相位失真。盡管上述誤差是不可避免的，但是合理地選取各器件參數(shù)，選擇紋波較小的電源，合適的D/A 變換器，并通過低通濾波器來平滑階梯波，最后所得到的波形基本可以滿足題目的要求。</p><p><b>　　結(jié) 論</b></p><p&

103、gt;　　本設(shè)計是基于FPGA的DDS信號發(fā)生器。通過方案論證，采用直接數(shù)字頻率合成技術(shù)，經(jīng)過硬件電路設(shè)計和軟件設(shè)計，將DDS技術(shù)與FPGA的項結(jié)合，輸出正弦波、三角波和方波。實現(xiàn)了波形的平滑、無毛刺，具有較高的頻率分辨率，可實現(xiàn)快速的頻率切換，并且在改變時能夠保持相位的連續(xù)、很容易實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。</p><p>　　用FPGA實現(xiàn)DDS調(diào)頻信號電路較專用DDS芯片更為靈活，只要改變FPGA中的

104、數(shù)據(jù)和控制參數(shù)就可以了。</p><p>　　本設(shè)計通過EDA、數(shù)電以及模電幾方面知識的結(jié)合，采用頻率合成技術(shù)實現(xiàn)了DDS信號發(fā)生器應(yīng)具備的各個環(huán)節(jié)。在整個設(shè)計和制作的過程中，我遇到了各種難題,通過查閱資料,問題一步步地得到了解決,同時我也深刻體會到了所學(xué)理論知識的重要性,以及理論知識與實際操作相結(jié)合的重要性。</p><p><b>　　參考文獻</b></p

105、><p>　　[1] 第五屆全國大學(xué)生電子設(shè)計競賽獲獎[M],北京理工大學(xué)出版社,2001：132-138.</p><p>　　[2] 陳明義主編,電子技術(shù)課程設(shè)計實用教程[N],中南大學(xué)出版社,2001:64-75.</p><p>　　[3] 潘松、黃繼業(yè)編著，EDA技術(shù)實用教程[J]，科學(xué)出版社2002:321-346.</p><p>

106、　　[4] 胡宴如主編，胡宴如、耿蘇燕編寫，模擬電子技術(shù)基礎(chǔ)[M].北京：高等教育出版社，1993:103-114.</p><p>　　[6] 孫江宏、李良玉編著，Protel 99電路設(shè)計與應(yīng)用[N].機械工業(yè)出版社，2001:79-86.</p><p>　　[7] 劉守義主編，楊宏麗、王靜霞副主編，單片機應(yīng)用技術(shù)[N].西安電子科技大學(xué)出版社，2002:87-92.</p&g

107、t;<p>　　[8] 何小艇主編,電子系統(tǒng)設(shè)計[J],浙江大學(xué)出版社,2000,6.</p><p><b>　　致 謝</b></p><p>　　本論文是在雷軍老師的悉心指導(dǎo)下完成的。感謝雷老師在設(shè)計過程中給予的無微不至的關(guān)懷和照顧，設(shè)計的完成凝結(jié)了老師的心血和汗水。老師謙虛、嚴(yán)謹(jǐn)、認(rèn)真的工作作風(fēng)也使我受益匪淺。</p><p

108、>　　隨著論文的完成，我也即將結(jié)束我三年的大學(xué)生活，三年的時光給我留下了很多美好的回憶。美麗的校園，團結(jié)和睦的同學(xué)，和藹可親的老師都給我留下深刻的印象。三年的生活，無論是學(xué)習(xí)，還是生活我都成長了許多。我已不再是那個莽撞的臭小子，我開始思考自己的責(zé)任，對家庭，對社會的責(zé)任。也開始思考自己的人生，開始對自己的人生進行規(guī)劃。懷著對老師，對父母，對學(xué)校，對社會那一顆感恩的心，我深知自己身上的壓力。在以后的工作中，我會更加的努力，向著自己的

109、目標(biāo)前進。</p><p>　　大恩不言謝，但是我仍然要感謝學(xué)校，感謝學(xué)校里的人，感謝學(xué)校里的一草一木。</p><p>　　附錄一 元器件明細(xì)表</p><p>　　附錄二 原理圖及印制板圖</p><p><b>　　1 原理圖</b></p><p><b>　　附圖1 電路原