逐次逼近模數(shù)轉(zhuǎn)換器的研究及設(shè)計.pdf

1、由于現(xiàn)代通訊系統(tǒng)、便攜式消費電子和汽車電子等應(yīng)用領(lǐng)域的不斷拓展，研發(fā)高性能、低功耗、低成本的嵌入式模數(shù)轉(zhuǎn)換器（ADC）成為當(dāng)今模數(shù)轉(zhuǎn)換器設(shè)計的一個重要方向。將嵌入式模數(shù)轉(zhuǎn)換器作為外設(shè)和其他模擬電路與DSP的內(nèi)核集成在一個芯片上，這樣就既可以節(jié)省封裝及測試成本，同時也提升了系統(tǒng)的可靠性。
　　本文在總結(jié)了嵌入式條件下模數(shù)轉(zhuǎn)換器的特殊要求后，完成了一個基于嵌入式應(yīng)用的10-bit、3.3V、2MHz的逐次逼近型ADC的設(shè)計。
　

2、　在系統(tǒng)設(shè)計方面，本文采用電壓按比例縮放和電荷按比例縮放混合結(jié)構(gòu)，提高了速度、減小了面積。與此同時本文運用兩種逐次比較的思想實現(xiàn)設(shè)計：其一，比較器的一端是不變輸入采樣，而另一個輸入端則是按比例縮放后的參考電壓，按這種方式來逐次搜索；其二，比較器的其中一個輸入端是恒定不變的參考電壓，另一端是輸入采樣與按比例縮放后參考電壓疊加的結(jié)果，以此來做逐次搜索。仿真結(jié)果表明，電路速度快，線性度高。
　　在電路實現(xiàn)方面，級聯(lián)的比較器中大量引用了開

3、關(guān)電路，在時鐘控制下，它能使電路在工作和省電模式之間轉(zhuǎn)換，從而減少了不必要的功耗。此外，本文還綜合使用了輸入失調(diào)校準和輸出失調(diào)校準技術(shù)，用以保證了整個轉(zhuǎn)換器的精度。與此同時，論文中還就電容、電阻失配對數(shù)模轉(zhuǎn)換器（DAC）的非線性的影響進行了討論，并且由此提出了提高DAC性能的設(shè)計原則。
　　利用Cadence對電路進行了設(shè)計，并使用Hspice和Matlab對電路進行了系統(tǒng)仿真，其結(jié)果表明：ADC模塊的整體靜態(tài)功耗為3.16mW，

4、在2MHz的采樣頻率時，對于44.8kHz的正弦信號，仿真具有69.3dB的SFDR，58.7dB的SNR，有效分辨率為9.46-bit，最大微分非線性和積分非線性分別為0.9LSB和1.28LSB，滿足預(yù)期的設(shè)計要求。根據(jù)混合信號集成電路版圖設(shè)計規(guī)則，完成了逐次逼近模數(shù)轉(zhuǎn)換器核心電路的版圖設(shè)計，版圖面積為0.69mm×1.23mm,整個DSP芯片版圖的面積為5.73mm×5.79mm。該芯片采用TSMC0.18μm、1.8/3.3V、