低功耗逐次逼近型模數(shù)轉換器研究.pdf

1、隨著通信系統(tǒng)的迅猛發(fā)展和嵌入式系統(tǒng)的廣泛應用，對模擬和數(shù)字部分的接口電路模數(shù)轉換器（ADC）和數(shù)模轉換器（DAC）的研究也越來越受重視。各種應用系統(tǒng)要求ADC具有高采樣率，高精度和寬動態(tài)范圍。在常見的ADC轉換結構中，逐次逼近型模數(shù)轉換器（SARADC）是中等至高等分辨率應用的首選結構，SARADC具有功耗低便于集成等特點，廣泛應用于工業(yè)控制、數(shù)字電視和數(shù)據(jù)/信號采集等系統(tǒng)中。 為了提高SARADC的工作速度，突破工藝限制，提高

2、ADC采樣率最直接有效的方法是多個ADC并行工作，這就是多通道時間交叉ADC（TIADC）技術。論文詳細分析了多通道時間交叉逐次逼近型模數(shù)轉換器中的各種非理想因素，根據(jù)系統(tǒng)要求確定了電路的整體架構和各個單元電路所采用的結構。針對多通道時間交叉ADC各種失配因素，論文在詳細研究比較器失調的基礎上，提出了一種新的比較器失調前臺校準方法，該方法對前級放大器穩(wěn)定性沒有任何要求，對放大器的增益也沒有嚴格的要求。同時論文在研究電容失配的基礎上，提出

3、了一種新的動態(tài)電容失配校準方法，該校準方法對于外部環(huán)境以及工藝的變化不敏感，電路可以根據(jù)實際情況動態(tài)的進行校準。對上述比較器失調校準電路和電容失配校準電路采用了中芯國際1．8V，0．18μm CMOS工藝進行了仿真，仿真結果表明比較器可以校準的最小電壓為0．0315mV，對于峰峰值為1V的輸入信號，實現(xiàn)了14比特精度。論文還采用動態(tài)比較器結構以及電阻分壓和電容電量分配相結合的DAC來降低電路功耗，同時電阻分壓和電容電量分配相結合的DAC

4、可以消除對單獨的采樣保持電路的需求。 根據(jù)文中提出的校準方法，采用了低功耗設計方法設計了單通道10位2．5MHz采樣率逐次逼近型ADC和16通道時間交叉SARADC，并采用了中芯國際0．18μm單層多晶六層鋁混合信號CMOS工藝進行了流片驗證。測試結果表明，設計的單條ADC微分非線性（DNL）為-0．9/+0．8LSB，積分非線性（INL）為-1．1/+1．3LSB，當采樣率為2MHz，輸入信號頻率為146．3KHz時，信噪比可