12位電容式逐次逼近型模數(shù)轉換器的設計.pdf

1、本文基于TSMC0.18m的1P6M工藝,設計了一款應用于SoC系統(tǒng)的逐次逼近型模數(shù)轉換器(SAR ADC)。整個電路包括模擬電路部分和數(shù)字電路部分。其中,模擬電路主要包括包括數(shù)模轉換器電路、比較器電路、帶隙基準電路和輔助電路。數(shù)字電路主要包括逐次逼近寄存電路和時鐘頻率轉換電路。在數(shù)模轉換器電路的設計中,本文在傳統(tǒng)數(shù)模(D/A)轉換器電路的基礎上進行了改進。通過設計成分段式二進制加權電容陣列的結構,并將采樣電容嵌入到D/A轉換電容陣列中

2、,既保證了采樣精度,又有效地節(jié)省了芯片面積。同時通過下極板采樣技術減少電荷注入效應和時鐘饋通效應的影響。在電容陣列的設計中,利用單位電容并聯(lián)的方法減小單個金屬電容值的失配誤差,并通過版圖共中心的對稱布局,進一步提高電容的匹配精度。在比較器電路的設計中,本文提出了一種三級預放大和一級鎖存的比較器結構。在預放大電路部分,通過PMOS管輸入減小1/f噪聲并消除襯偏效應。通過輸入級的cascade結構,有效地隔離了輸入和輸出,減小了回程噪聲的影

3、響,提高了輸入級的電阻。在鎖存器電路部分,設計了一種鎖存器結構,能夠有效地分離鎖存器的采樣模式和鎖存模式,減小回程噪聲。整個比較器的設計應用了失調校準技術。仿真結果顯示,該比較器能夠在1MHz速度下分辨0.2mV輸入電壓,功耗只有750uW。在帶隙基準電路的設計中,本文對帶隙基準電路進行了改進。電路的關鍵性運算放大器采用折疊式共源共柵放大器,仿真結果表明它具有很高的電壓增益和良好的電源抑制比,能夠很好地保證電路的穩(wěn)定性。通過對整個帶隙基

4、準電路參數(shù)的優(yōu)化,在TSMC0.18m的標準庫下,采用蒙特卡羅分析法進行了1000次的仿真,整個仿真結果的抖動范圍只有0.3mV,表明整個帶隙基準電路的基準電壓十分穩(wěn)定。在數(shù)字電路的設計中,通過逐次逼近寄存電路、時鐘頻率轉換電路等的設計,控制整個電路,并把串行輸出轉化為并行輸出。再通過各種其他輔助電路的設計,完善了電路的各項功能。最后以TSMC0.18mCMOS工藝實現(xiàn)了整個電路的版圖。本文設計的電容式逐次逼近型ADC采用單端輸入,模擬