采用開環(huán)冗余結(jié)構(gòu)的高速流水線模數(shù)轉(zhuǎn)換器設(shè)計(jì).pdf

1、隨著無線通信技術(shù)的進(jìn)步，ADC作為通信系統(tǒng)的一部分正變得越來越重要。當(dāng)前，無線通信系統(tǒng)需要高速、高精度以及低功耗的ADC。相對(duì)于其他結(jié)構(gòu)的ADC而言，流水線ADC在實(shí)現(xiàn)高速高精度的同時(shí)能夠達(dá)到較低的功耗，符合無線通信的發(fā)展需求，因而極具研究?jī)r(jià)值。
　　本文研究用于無線通信領(lǐng)域的高速流水線ADC。通過對(duì)流水線ADC的研究現(xiàn)狀進(jìn)行了充分調(diào)研，分析了采用開環(huán)MDAC結(jié)構(gòu)和閉環(huán)MDAC結(jié)構(gòu)設(shè)計(jì)流水線ADC的優(yōu)缺點(diǎn)，最終提出基于冗余的開環(huán)M

2、DAC結(jié)構(gòu)設(shè)計(jì)流水線ADC以降低功耗并提高采樣率。為了解決開環(huán)放大器線性度差、精度難以保證的問題，采用了一種查表式后端數(shù)字校正技術(shù)將比較器失調(diào)、級(jí)間增益誤差等因素交由后臺(tái)數(shù)字校正部分處理，有效提高了流水線ADC的精度。本文設(shè)計(jì)的流水線ADC由14級(jí)1位/級(jí)電路構(gòu)成，當(dāng)完成第1級(jí)流水線電路版圖后可以通過復(fù)制完成其余各級(jí)版圖，從而大大降低版圖的設(shè)計(jì)難度。在確定電路結(jié)構(gòu)的基礎(chǔ)上，本文采用Simulink建模仿真以驗(yàn)證冗余開環(huán)結(jié)構(gòu)在電路實(shí)現(xiàn)中的

3、可行性。建模仿真結(jié)果表明:當(dāng)采樣率為100MHz，輸入信號(hào)為47.65625MHz時(shí)，校正前SNDR為27.05dB，SFDR為29.72dB，ENOB為4.2位;當(dāng)采用校正方案校正后，SNDR為74.51dB，SFDR為82.05dB，ENOB為12.09dB。
　　本文設(shè)計(jì)的流水線ADC采用了TSMC0.18μm1P6M CMOS工藝，電源電壓為1.8V。整個(gè)電路主要包括14級(jí)1位/級(jí)流水線電路和延時(shí)對(duì)準(zhǔn)寄存器陣列。每級(jí)流水線

4、電路由采保電路、子ADC、MDAC和時(shí)鐘電路構(gòu)成，電路版圖面積約為1.2mm×1.4mm。輸入信號(hào)擺幅最大為600mV，采樣率可以達(dá)到100MHz，精度為12位。后仿真結(jié)果表明:在輸入信號(hào)擺幅為600mV，頻率為47.65625MHz，采樣率為100MHz時(shí)，校正前SNDR為26.66dB，SFDR為29.65dB，ENOB為4.136位;校正后SNDR為68.98dB，SFDR為78.98dB，ENOB達(dá)到11.17位，功耗為155m