低功耗12bit 50MS-s pipeline ADC中MDAC模塊的設計.pdf

1、隨著無線通訊技術和計算機無線網(wǎng)絡技術的發(fā)展，移動通信設備、便攜式醫(yī)療設備、測試測量設備等應用中的ADC，既要求高精度(≥10bit)、較高采樣率(≥50MHz)，又要求低功耗、較低復雜度。而流水線ADC因能實現(xiàn)精度、速度、功耗、復雜度之間的合理折中成為低功耗高性能ADC的最優(yōu)化選擇。MDAC的性能對流水線ADC的系統(tǒng)性能起決定性作用，是流水線ADC中核心電路模塊。
　　本論文設計了應用于低功耗系統(tǒng)中的12bit50MS/s流水線A

2、DC中MDAC模塊。詳細分析了流水線ADC的各子單元，并對流水線ADC中MDAC模塊進行了低功耗設計。分析并建立流水線ADC功耗模型，確定單個流水線級分辨率與級電容縮減比例;提出了三相時鐘控制的SHA Less設計及運放共享、電容共享、比較器共享的多模塊共享結構。三相時鐘的引入，實現(xiàn)MDAC采樣路徑和級間ADC采樣路徑完全匹配，消除孔徑誤差，并解決運放共享和電容共享設計中的記憶效應問題，提高系統(tǒng)精度。多模塊共享結構的實現(xiàn)使得前兩級流水線

3、級電路中運算放大器個數(shù)及比較器個數(shù)均減半，降低系統(tǒng)功耗。同時，對sub DAC邏輯編碼電路進行改進，減少電路中開關個數(shù)。在模塊電路設計上，設計一種低電壓兩級運算放大器，第一級采用折疊式共源共柵結構，第二級采用主從形式class AB結構，并在此基礎上從增益、帶寬、噪聲、功耗等多方面進行優(yōu)化，滿足高的增益和帶寬要求;提出一種新型柵壓自舉開關電路，提高了采樣電路線性度、速度，同時，降低功耗，減小版圖面積;三相時鐘電路的實現(xiàn)，設計出適用于本設

4、計MDAC電路的三相時鐘電路，以精確控制延時。
　　基于TSMC130nm1P8M CMOS RF混合信號工藝，完成低功耗12bit50MS/s流水線ADC中MDAC模塊的原理圖和版圖設計。MDAC版圖面積為250μm×270μm，后仿真結果表明:在時鐘頻率為50MHz，輸入信號是共模電壓為400mV，差模幅值為±267mV(-1dBFS)，頻率為24.365MHz的正弦信號條件下，測得最差工藝角下SNDR為69.6dB，SFDR