12bit 60Msps流水線ADC芯片設(shè)計與驗證.pdf

1、目前，雖然現(xiàn)在已經(jīng)進入后摩爾時代，但隨著集成電路工藝技術(shù)的進步，電路的集成度越來越高，這樣極大地推進了集成電路設(shè)計技術(shù)的發(fā)展。作為溝通模擬世界與數(shù)字處理器的橋梁，實現(xiàn)將模擬信號轉(zhuǎn)換成為數(shù)字信號，模數(shù)轉(zhuǎn)換器ADC（Analog-to-Digtal Converter）已經(jīng)成為了一個系統(tǒng)必不可少的部分，而且它的性能通常是整個系統(tǒng)的瓶頸。本文的目的是設(shè)計出應用于全高清（1920×1080）逐行掃描視頻圖像傳感器中流水線ADC電路。
　　

2、本文首先分析了ADC的基本原理，對常用的幾種ADC類型進行基本的介紹和對比。然后具體對流水線 ADC進行設(shè)計，根據(jù)系統(tǒng)性能要求進行指標計算，其中包括每級電容大小的確定和運放增益和帶寬的計算，并且用Simulink模型搭建進行驗證。為了實現(xiàn)信號的準確量化，使用采樣保持電路，將連續(xù)變化的模擬信號通過一定周期時間間隔的采樣；設(shè)計增益自舉運放提高信號建立的線性度；采用每級1.5位精度的流水線結(jié)構(gòu)實現(xiàn)冗余編碼，來降低比較器失調(diào)電壓對精度的影響，并

3、同時提出一種新型的消除靜態(tài)功耗的預放大比較器結(jié)構(gòu)。通過與傳統(tǒng)的鎖存比較器和多級比較器對比體現(xiàn)這種比較器的性能優(yōu)勢。然后對流水線ADC版圖設(shè)計方案和要點進行闡述，該流水線ADC芯片采用華力55nm CMOS工藝進行版圖設(shè)計，對后仿真結(jié)果進行快速傅里葉變換分析得到動態(tài)參數(shù)SFDR為88.57dB，SNR為72.51 dB，SNDR為72.3dB，ENOB為11.72bits。
　　最后對流片回來的流水線ADC芯片設(shè)計測試方案并進行測試