二進(jìn)制和非二進(jìn)制LDPC譯碼器的FPGA設(shè)計(jì)與實(shí)現(xiàn).pdf

1、自從信息論的創(chuàng)始人香農(nóng)(Shannon)在其論文中提出了信道編碼的理念后，學(xué)者們就開始投身于研究發(fā)現(xiàn)復(fù)雜度低、易于實(shí)現(xiàn)且逼近香濃極限的性能優(yōu)異的信道編碼。上個(gè)世紀(jì)六十年代，麻省理工學(xué)院的Robert Gallager第一次提出了LDPC碼，即低密度奇偶校驗(yàn)碼（Low Density Parity Check Codes）。但是由于當(dāng)時(shí)的計(jì)算能力有限，LDPC一直沒有引起人們的注意，直到1996年，人們才重新發(fā)現(xiàn)了LDPC碼的優(yōu)異性能。這

2、些年來(lái)，F(xiàn)PGA技術(shù)的進(jìn)步越來(lái)越快，并且FPGA具有功能性能強(qiáng)大，開發(fā)周期很短，可以重復(fù)進(jìn)行編程等特點(diǎn)，已成為硬件設(shè)計(jì)中的首選器件之一。因此，本文采用FPGA來(lái)設(shè)計(jì)和實(shí)現(xiàn)一種可以合理的兼顧吞吐量、資源和復(fù)雜度的LDPC碼編譯碼器。
　　本文將基于二進(jìn)制LDPC和非二進(jìn)制LDPC編譯碼器的FPGA設(shè)計(jì)和實(shí)現(xiàn)展開研究:首先，基于對(duì)現(xiàn)有的二進(jìn)制LDPC碼和非二進(jìn)制LDPC碼譯碼算法的研究和分析，確定了以硬件實(shí)現(xiàn)復(fù)雜度較低且性能損失較少的

3、Min-Sum算法和EMS算法分別作為二進(jìn)制LDPC譯碼器和非二進(jìn)制LDPC譯碼器FPGA實(shí)現(xiàn)的譯碼算法并使用Matlab進(jìn)行誤碼率仿真。其次，本文確定了部分并行結(jié)構(gòu)作為本文譯碼器的實(shí)現(xiàn)結(jié)構(gòu)，使用硬件描述語(yǔ)言Verilog以及VHDL進(jìn)行各模塊實(shí)現(xiàn)。另外，為了提高譯碼器的實(shí)用性，本文對(duì)譯碼器的結(jié)構(gòu)進(jìn)行了優(yōu)化使其可以靈活配置以支持不同碼率或者碼長(zhǎng)的LDPC碼譯碼;為了提高連續(xù)譯碼能力，程序增加了數(shù)據(jù)乒乓操作輸入數(shù)據(jù)存儲(chǔ)功能;為了提高吞吐率