電子科技大學(xué)現(xiàn)代電子綜合實(shí)驗(yàn)頻率計(jì)實(shí)驗(yàn)報(bào)告

1、實(shí) 驗(yàn) 報(bào) 告學(xué) 生： 生：學(xué) 院： 院： 專 業(yè)： 業(yè)：學(xué) 號(hào)： 號(hào)：指 導(dǎo) 老 師： 師：一、實(shí)驗(yàn)名稱 一、實(shí)驗(yàn)名稱：基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì)二、實(shí)驗(yàn)?zāi)康模?二、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí) VHDL 語(yǔ)言并使用它完成頻率計(jì)的設(shè)計(jì)，使學(xué)生不斷的加深對(duì) VHDL 描述語(yǔ)言的掌握，以及不斷總結(jié)由軟件來(lái)實(shí)現(xiàn)硬件的特點(diǎn)，學(xué) 會(huì)程序與芯片的對(duì)接，為以后的工作和更進(jìn)一步的學(xué)習(xí)學(xué)習(xí)打好基礎(chǔ)。

2、三、實(shí)驗(yàn)任務(wù) 三、實(shí)驗(yàn)任務(wù)： 基于 FPGA 采用硬件描述語(yǔ)言 VHDL，在軟件開(kāi)發(fā)平臺(tái)ISE 上設(shè)計(jì)出一個(gè)數(shù)字頻率計(jì)，使用 ModelSim 仿真軟件對(duì) VHDL 程序做仿真 并下載到芯片完成實(shí)際測(cè)量。要求：其頻率測(cè)量范圍為 10Hz～10MHz，測(cè)量結(jié)果用 6 只數(shù)碼管顯示。有三個(gè)帶鎖按鍵開(kāi)關(guān)(任何時(shí)候都只能有一個(gè)被按下)被用來(lái)選擇 1S、0.1S 和 0.01S 三個(gè)閘門(mén)時(shí)間中的一個(gè)。有兩只 LED，一只用 來(lái)顯示閘門(mén)的開(kāi)與閉，另

3、一只當(dāng)計(jì)數(shù)器溢出時(shí)做溢出指示。四、實(shí)驗(yàn)原理： 四、實(shí)驗(yàn)原理：頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘（本實(shí)驗(yàn)采用 50MHz 的石英振蕩器作為基準(zhǔn)時(shí)鐘） ，對(duì)比測(cè)量其他信號(hào)的頻率。通常情況下計(jì)數(shù)每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，此時(shí)我們稱閘門(mén)時(shí)間為 1S，閘門(mén)時(shí)間也可以大于或小于 1S。閘門(mén)時(shí)間越長(zhǎng)，得到的頻率值就準(zhǔn)確，但閘門(mén)時(shí)間越長(zhǎng)則每測(cè)一次頻率的間隔就越長(zhǎng)；閘門(mén)時(shí)間越短，測(cè)得頻率值刷新就越快，但測(cè)得的頻率精準(zhǔn)度會(huì)受到影響。頻