2017年數(shù)字ic設計工程師招聘面試筆試100題附答案

1、2017 年數(shù)字 年數(shù)字 IC 設計工程師招聘面試筆試 設計工程師招聘面試筆試 100題附答案 題附答案1：什么是同步邏輯和異步邏輯？（漢王） ：什么是同步邏輯和異步邏輯？（漢王）同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。同步時序邏輯電路的特點：各觸發(fā)器的時鐘端全部連接在一起，并接在系統(tǒng)時鐘端，只有當時鐘脈沖到來時，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個時鐘脈沖的到來，此時無論外部輸入 x

2、有無變化，狀態(tài)表中的每個狀態(tài)都是穩(wěn)定的。 異步時序邏輯電路的特點：電路中除可以使用帶時鐘的觸發(fā)器外，還可以使用不帶時鐘的觸發(fā)器和延遲元件作為存儲元件，電路中沒有統(tǒng)一的時鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。2：同步電路和異步電路的區(qū)別： ：同步電路和異步電路的區(qū)別：同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘

3、輸入端與時鐘脈沖源相連，只有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。3：時序設計的實質(zhì)： ：時序設計的實質(zhì)：6：什么是亞穩(wěn)態(tài)？為什么兩級觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？ ：什么是亞穩(wěn)態(tài)？為什么兩級觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？這也是一個異步電路同步化的問題。亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定的時間段內(nèi)到達一個可以確認的狀態(tài)。使用兩級觸發(fā)器來使異步電路同步化的電路其實叫做“一位同步器”，他只能用來對一位異步信號進行

4、同步。兩級觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設第一級觸發(fā)器的輸入不滿足其建立保持時間，它在第一個脈沖沿到來后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一個脈沖沿到來之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復時間后必須穩(wěn)定下來，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級觸發(fā)器的建立時間，如果都滿足了，在下一個脈沖沿到來時，第二級觸發(fā)器將不會出現(xiàn)亞穩(wěn)態(tài)，因為其輸入端的數(shù)據(jù)滿足其建立保持時間。同步器有效的條件：第一級觸發(fā)器進入亞穩(wěn) 同步器有效的條件：第一級觸發(fā)器進入亞穩(wěn)態(tài)后的恢

5、復時間 態(tài)后的恢復時間 + 第二級觸發(fā)器的建立時間 第二級觸發(fā)器的建立時間 < = 時鐘周期 時鐘周期。更確切地說，輸入脈沖寬度必須大于同步時鐘周期與第一級觸發(fā)器所需的保持時間之和。最保險的脈沖寬度是兩倍同步時鐘周期。 所以，這樣的同步電路對于從較慢的時鐘域來的異步信號進入較快的時鐘域比較有效，對于進入一個較慢的時鐘域，則沒有作用 。7：系統(tǒng)最高速度計算（最快時鐘頻率）和流水線設計思想： ：系統(tǒng)最高速度計算（最快時鐘頻率）和流水線