eda與vhdl復(fù)習(xí)資料

1、選擇題練習(xí) 選擇題練習(xí)一、 一、VHDL 基本結(jié)構(gòu) 基本結(jié)構(gòu)1. 一個(gè)項(xiàng)目的輸入輸出端口是定義在 A. 實(shí)體中 B. 結(jié)構(gòu)體中 C. 任何位置 D. 進(jìn)程中 2. 描述項(xiàng)目邏輯功能的是 A. 實(shí)體 B. 結(jié)構(gòu)體 C. 配置 D. 進(jìn)程 3. 關(guān)鍵字 ARCHITECTURE 定義的是 A. 結(jié)構(gòu)體 B. 進(jìn)程 C. 實(shí)體 D. 配置 4.VHDL 語(yǔ)

2、言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶(hù)的 VHDL 設(shè)計(jì)現(xiàn)行工作庫(kù)： A.IEEE 庫(kù) B.VITAL 庫(kù)C.STD 庫(kù) D.WORK 工作庫(kù)5. VHDL 語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述是 A．器件外部特性；B．器件的內(nèi)部功能； C．器件的綜合約束；D．器件外部特性與內(nèi)部功能。6. 在 VHDL 中，庫(kù)可以包含一個(gè)或多個(gè) A. 程序包 B. 結(jié)構(gòu)體 C.

3、輸入 D. 輸出7. 一個(gè)能為 VHDL 綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的 VHDL 程序成為 A． 設(shè)計(jì)輸入 B. 設(shè)計(jì)輸出 C. 設(shè)計(jì)實(shí)體 D. 設(shè)計(jì)結(jié)構(gòu) 8. Q 為輸出信號(hào)，但內(nèi)部設(shè)計(jì)會(huì)用到其反饋信號(hào)，其正確的端口說(shuō)明是：A. Q：IN BIT； B. Q：OUT BIT； C. Q：INOUT BIT； D. Q：BUFFER BIT；9.VHDL 語(yǔ)言程序結(jié)構(gòu)的特點(diǎn)是把一個(gè)設(shè)

4、計(jì)實(shí)體分成A.外部和內(nèi)部 B.實(shí)體和實(shí)體說(shuō)明 C.結(jié)構(gòu)體和結(jié)構(gòu)體說(shuō)明 D.圖形部分和文本部分21.VHDL 的實(shí)體聲明部分用來(lái)指定設(shè)計(jì)單元的 A.輸入端口 B.輸出端口 C.引腳 D.以上均可22.以下關(guān)于 VHDL 中的程序包，說(shuō)法錯(cuò)誤的是 A.程序包可定義一些子程序、常量和用戶(hù)數(shù)據(jù)類(lèi)型，供多個(gè)設(shè)計(jì)實(shí)體共享 B.用戶(hù)只能使用 VHDL 預(yù)定義的標(biāo)準(zhǔn)程序包，不能由用戶(hù)自己定義程序包

5、C.程序包由程序包聲明單元和程序包體單元兩部分構(gòu)成 D.在實(shí)體中引用一個(gè)程序包的格式為：Use 庫(kù)名．程序包名．項(xiàng)目名；23.在 VHDL 中，為了使已聲明的數(shù)據(jù)類(lèi)型、子程序、元件能被其他設(shè)計(jì)實(shí)體調(diào)用或共享，可以把它們匯集在 中。 A.設(shè)計(jì)實(shí)體 B.程序庫(kù) C.結(jié)構(gòu)體 D.程序包24.如果信號(hào) a 定義為標(biāo)準(zhǔn)邏輯矢量，要使 a<=a+1;語(yǔ)句合法，則需要打開(kāi)下面哪些程序包① std_logic_1164

6、 ② std_logic_unsigned ③ std_logic_arith ④ std_logic_signedA. ①和② B. ②和③ C.①和③ D. ②和③二、 二、VHDL 基本語(yǔ)法 基本語(yǔ)法(一) 標(biāo)識(shí)符 標(biāo)識(shí)符1. 1987 標(biāo)準(zhǔn)的 VHDL 語(yǔ)言對(duì)大小寫(xiě)是 A. 敏感的 B. 只能用小寫(xiě) C. 只能用大寫(xiě) D. 不敏感 2. 關(guān)于 1987 標(biāo)準(zhǔn)的 VHDL 語(yǔ)言中，對(duì)標(biāo)識(shí)符描述正

7、確的是 A. 必須以英文字母開(kāi)頭 B. 可以使用漢字開(kāi)頭 C. 可以使用數(shù)字開(kāi)頭 D. 任何字符都可以 3. 1987 標(biāo)準(zhǔn)的 VHDL 語(yǔ)言中，對(duì)合法的標(biāo)識(shí)符描述不正確的是 A. 下劃線(xiàn)不能用在開(kāi)頭 B. 下劃線(xiàn)不能連用 C. 不能使用下劃線(xiàn) D. 下劃線(xiàn)不能用在結(jié)尾 4. 符合 1987 標(biāo)準(zhǔn) VHDL 的標(biāo)識(shí)符是 A. A_2 B. A+2 C. 2A