12.5gbpsserdescdr中相位鎖定環(huán)路的設計_第1頁
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1、 碩士學位論文 碩士學位論文 12.5Gbps SerDes CDR 中相位鎖定環(huán)路的設計 DESIGN OF PHASE-LOCKED LOOP CIRCUTES FOR 12.5Gbps SerDes CDR 線懷鑫 線懷鑫 哈爾濱工業(yè)大學 哈爾濱工業(yè)大學 2016 年 6 月 Classified Index: TN492 U.D.C: 621.3 Dissertation for the Master Deg

2、ree in Engineering DESIGN OF PHASE-LOECKED LOOP CIRCUITS FOR 12.5Gbps SerDes CDR Candidate： Xian Huaixin Supervisor： Associate Prof.Lai Fengchang Academic Degree Applied for： Master of Engineering Speciality： Integra

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