用于CCD信號處理器的低抖動快速鎖定可編程多相位時鐘電路.pdf

1、時鐘產(chǎn)生電路主要有鎖相環(huán)(Phase Locked Loop,PLL)和延遲鎖定回路(Delay Locked Loop,DLL)兩種結(jié)構(gòu),由于DLL結(jié)構(gòu)更加簡單、穩(wěn)定性更好、噪聲更小,目前越來越多的研究人員傾向于使用DLL結(jié)構(gòu)代替PLL結(jié)構(gòu)實現(xiàn)同樣的電路功能。本文采用DLL結(jié)構(gòu)設(shè)計一款片內(nèi)多相位時鐘電路,該多相位時鐘電路的作用是為12bit80MHz CCD信號處理器提供精準可調(diào)的時序信號。
　　針對傳統(tǒng)DLL結(jié)構(gòu)在鎖定過程中可

2、能出現(xiàn)無法鎖定的情況,本文在設(shè)計多相位時鐘電路時,加入了啟動電路結(jié)構(gòu),只要壓控延遲線的初始延遲小于一個參考時鐘周期,電路就不會陷入無法鎖定。
　　為加快DLL的鎖定時間,本文在正常的鎖定過程之前加入粗調(diào)過程,粗調(diào)過程中,電荷泵的充放電電流被提高為正常工作時的兩倍,加快鎖定速度。當(dāng)DLL接近鎖定時,結(jié)束粗調(diào),轉(zhuǎn)入正常鎖定過程,電荷泵充放電電流回到原來大小,鑒相器繼續(xù)檢測輸出信號與輸入信號的相位差,直到DLL完成鎖定。
　　為降

3、低DLL系統(tǒng)的時鐘抖動,本文分析了延遲單元熱噪聲與抖動的關(guān)系,設(shè)計了一種具有低抖動特性的延遲單元電路結(jié)構(gòu)。為實現(xiàn)可編程功能,在DLL電路之后加入邊沿組合電路,通過改變邊沿選擇寄存器中的數(shù)值,就能改變輸出時鐘信號的相位,從而為CCD信號處理器提供相位可調(diào)的時序信號。
　　電路采用SMIC0.18μm3.3V1P6M混合信號CMOS工藝設(shè)計,版圖面積為900μm×350μm。采用Cade nce Spectre軟件進行仿真,在TT工藝