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文檔簡介
1、6.7 時序可編程通用陣列邏輯器件(GAL),6.7.1 時序可編程邏輯器件中的宏單元,6.7.2 時序可編程邏輯器件的主要類型,6.7.3通用陣列邏輯GAL,6.7 時序可編程通用陣列邏輯器件(GAL),2、輸出結(jié)構(gòu)類型太多,給設(shè)計和使用帶來不便。,2、輸出端設(shè)置了可編程的輸出邏輯宏單元(OLMC)通過編程可將OLMC設(shè)置成不同的工作狀態(tài),即一片GAL便可實現(xiàn)PAL 的5種輸出工作模式。器件的通用性強;,GAL的優(yōu)點:,1、由于采
2、用的是雙極型熔絲工藝,一旦編程后不能修改;,PAL的不足:,1、采用電可擦除的E2CMOS工藝可以多次編程;,3、GAL工作速度快,功耗小,6.7.1 時序可編程邏輯器件中的宏單元,1. 通用陣列邏輯(GAL)在PLA和PAL基礎(chǔ)上發(fā)展起來的增強型器件.電路設(shè)計者可根據(jù)需要編程,對宏單元的內(nèi)部電路進行不同模式的組合,從而使輸出功能具有一定的靈活性和通用性。,6.7.2 時序可編程邏輯器件的主要類型,2. 復(fù)雜可編程邏輯器件(CPLD)
3、集成了多個邏輯單元塊,每個邏輯塊就相當(dāng)于一個GAL器件。這些邏輯塊可以通過共享可編程開關(guān)陣列組成的互連資源,實現(xiàn)它們之間的信息交換,也可以與周圍的I/O模塊相連,實現(xiàn)與芯片外部交換信息。,3. 現(xiàn)場可編程門陣列(FPGA)芯片內(nèi)部主要由許多不同功能的可編程邏輯模塊組成,靠縱橫交錯的分布式可編程互聯(lián)線連接起來,可構(gòu)成極其復(fù)雜的邏輯電路。它更適合于實現(xiàn)多級邏輯功能,并且具有更高的集成密度和應(yīng)用靈活性在軟件上,亦有相應(yīng)的操作系統(tǒng)配套。這樣
4、,可使整個數(shù)字系統(tǒng)(包括軟、硬件系統(tǒng))都在單個芯片上運行,即所謂的SOC技術(shù)。,GAL的電路結(jié)構(gòu)與PAL類似,由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路組成,但GAL的輸出端增設(shè)了可編程的的輸出邏輯宏單元(OLMC)。通過編程可將OLMC設(shè)置為不同的工作狀態(tài),可實現(xiàn)PAL的所有輸出結(jié)構(gòu),產(chǎn)生組合、時序邏輯電路輸出。,6.7.3通用陣列邏輯GAL,可編程與陣列(32X64位),2、GAL舉例——GAL16V8的電路結(jié)構(gòu)圖,8個
5、輸入緩沖器2~9,8個三態(tài)輸出緩沖器12~19,8個輸出邏輯宏單元OLMC,輸出使能緩沖器,數(shù)據(jù)選擇器,乘積項數(shù)據(jù)選擇器(2選1),輸出數(shù)據(jù)選擇器(2選1),三態(tài)數(shù)據(jù)選擇器(4選1),反饋數(shù)據(jù)選擇器(4選1),4個數(shù)據(jù)選擇器:用不同的控制字實現(xiàn)不同的輸出電路結(jié)構(gòu)形式,乘積項數(shù)據(jù)選擇器:根據(jù)AC0和AC1(n)決定與邏輯陣列的第一乘積項是否作為或門的一個輸入端。只有在G1的輸出為1時,第一乘積項是或門的一個輸入端。,乘積項數(shù)據(jù)選擇
6、器(2選1),OMUX:根據(jù)AC0和AC1(n)決定OLMC是組合輸出還是寄存器輸出模式,輸出數(shù)據(jù)選擇器(2選1)——OMUX,三態(tài)數(shù)據(jù)選擇器(4選1),,三態(tài)數(shù)據(jù)選擇器受AC0和AC1(n)的控制,用于選擇輸出三態(tài)緩沖器的選通信號??煞謩e選擇VCC、地、OE和第一乘積項。,FMUX:根據(jù)AC0和AC1(n)的不同編碼,使反向傳輸?shù)碾娦盘栆矊?yīng)不同。,,反饋數(shù)據(jù)選擇器(4選1)——OMUX,,,,5. GAL的編程與開發(fā),軟件工具,硬
7、件工具,,,,?時序電路的分析,首先按照給定電路列出各邏輯方程組、進而列出狀態(tài)表、畫出狀態(tài)圖和時序圖,最后分析得到電路的邏輯功能。時序電路的設(shè)計,首先根據(jù)邏輯功能的需求,導(dǎo)出原始狀態(tài)圖或原始狀態(tài)表,有必要時需進行狀態(tài)化簡,繼而對狀態(tài)進行編碼,然后根據(jù)狀態(tài)表導(dǎo)出激勵方程組和輸出方程組,最后畫出邏輯圖完成設(shè)計任務(wù)。。,小 結(jié),?時序邏輯電路一般由組合電路和存儲電路兩部分構(gòu)成。它們在任一時刻的輸出不僅是當(dāng)前輸入信號的函數(shù),而且還與電路原來的
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