外文資料翻譯

1、摘要我們提出了一個(gè)架構(gòu)用來實(shí)現(xiàn)射頻正交振蕩器的設(shè)計(jì)，在此振蕩器中由鎖相環(huán)（PLL）所產(chǎn)生的頻率加上（或者減去）由直接數(shù)字頻率合成系統(tǒng)（DDS系統(tǒng)）所產(chǎn)生的頻率，這個(gè)DDS系統(tǒng)很容易重構(gòu)改變信道間隔和帶寬，并且允許幾個(gè)數(shù)字調(diào)制方案的實(shí)施。根據(jù)用戶提供的規(guī)格，計(jì)算機(jī)程序會(huì)計(jì)算DDS系統(tǒng)的參數(shù)，并且生成數(shù)字系統(tǒng)中所用的VHDL代碼，DDS的設(shè)計(jì)是為了得到最小ROM空間的正交輸出。此DDS是通過FPGA實(shí)現(xiàn)，并在整個(gè)頻帶中具有優(yōu)良的正交關(guān)系的系

2、統(tǒng)。2圖1PLL結(jié)構(gòu)框圖鎖相環(huán)可以合成穩(wěn)定的高頻信號(hào)，但是頻率調(diào)諧僅限于少數(shù)的離散頻率，當(dāng)每次頻率變化后，PLL需要10個(gè)順序的時(shí)鐘周期來穩(wěn)定。在DDS系統(tǒng)中，參考頻率是控制數(shù)字模塊的時(shí)鐘信號(hào)，大部分普遍的DDS系統(tǒng)如圖2所示，正弦波形值被存儲(chǔ)在只讀存儲(chǔ)器中它的地址由圓形累加器決定，并且累加器的步長(zhǎng)定義了頻率。圖2DDS結(jié)構(gòu)框圖只讀存儲(chǔ)器的輸出經(jīng)過DA轉(zhuǎn)換器和低通濾波器后被轉(zhuǎn)換到模擬域，并且此DDS系統(tǒng)很容易被重構(gòu)，它允許輸出頻率的快速

3、改變，但是輸出頻率卻被限制在幾十MHZ的范圍內(nèi)。還有其他的技術(shù)可以實(shí)現(xiàn)DDS，我們使用基于DDS的ROM，因?yàn)樗鼘?shí)現(xiàn)簡(jiǎn)單，只要是通過合適的技術(shù)就可以使ROM空間最小化。PLL和DDS的組合很好的繼承了這兩個(gè)系統(tǒng)的特點(diǎn)，所需頻率可以通過單邊帶兩個(gè)頻率的合成來實(shí)現(xiàn)，高頻通過PLL獲得，DDS用來產(chǎn)生微小的頻率改變。PLL和DDS的組合已經(jīng)被呈現(xiàn)在[78]中，但是[7]中的結(jié)構(gòu)非常的不同，[8]中應(yīng)用了兩個(gè)DDS模塊，并且可以實(shí)現(xiàn)單一的（非正