移位寄存器71669

1、1實(shí)驗(yàn)課程：EDA實(shí)驗(yàn)實(shí)驗(yàn)地點(diǎn)：第五實(shí)驗(yàn)室實(shí)驗(yàn)時(shí)間：20121112班級(jí)：通信103班學(xué)號(hào)：102193姓名：楊險(xiǎn)峰多功能寄存器多功能寄存器一、實(shí)驗(yàn)?zāi)康囊?、?shí)驗(yàn)?zāi)康?、鞏固時(shí)序電路設(shè)計(jì)方法。2、熟練掌握ISE軟件進(jìn)行FPGA開(kāi)發(fā)的過(guò)程以及實(shí)驗(yàn)箱的使用方法。3、掌握使用VHDL創(chuàng)建測(cè)試文件的方法。二、設(shè)計(jì)要求二、設(shè)計(jì)要求1、設(shè)計(jì)并實(shí)現(xiàn)一個(gè)串并進(jìn)、串出移位寄存器。2、輸入時(shí)鐘信號(hào)接時(shí)鐘電路的相應(yīng)輸出，串行數(shù)據(jù)輸入、復(fù)位等控制信號(hào)接撥碼開(kāi)關(guān)或

2、按鍵，輸出信號(hào)發(fā)光二極管。三、實(shí)驗(yàn)原理三、實(shí)驗(yàn)原理串并進(jìn)、串出移位寄存器在TTL手冊(cè)中是74166芯片，其功能圖如圖所示。其中：A~H：8位并行數(shù)據(jù)輸入端CLRN：異步清零端SER：串行數(shù)據(jù)輸入端CLK：同步時(shí)鐘輸入端CLKIH：時(shí)鐘信號(hào)禁示端STLD：移位裝載控制端QH：串行數(shù)據(jù)輸出端圖81功能圖通過(guò)查詢74166的真值表可知：CLK=0時(shí)，輸出為0；CLKIH=1時(shí)，不管時(shí)鐘如何變化，輸出不變化。STLD=1時(shí)，移位狀態(tài)，在時(shí)鐘上升

3、沿時(shí)刻，向右移一位，SER串入的數(shù)據(jù)移入Q。STLD=0時(shí)，加載狀態(tài)，8位輸入數(shù)據(jù)裝到Q0~Q7寄存器。四、實(shí)驗(yàn)步驟四、實(shí)驗(yàn)步驟1、啟動(dòng)ISE集成開(kāi)發(fā)環(huán)境，創(chuàng)建工程并輸入設(shè)計(jì)源文件。2、對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真，分析設(shè)計(jì)的正確性。3、鎖定引腳，完成設(shè)計(jì)實(shí)現(xiàn)過(guò)程。并在實(shí)驗(yàn)箱上連線，利用iMPACT進(jìn)行程序下載。4、在實(shí)驗(yàn)箱上驗(yàn)證多功能寄存器的功能，觀察并記錄實(shí)驗(yàn)結(jié)果。五、實(shí)驗(yàn)報(bào)告五、實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)代碼：libraryIEEEuseIEEE.STD

4、_LOGIC_1164.allentityshifteris3所加激勵(lì)：LIBRARYieeeUSEieee.std_logic_1164.ALLENTITYaaISENDaaARCHITECTUREbehaviOFaaISCOMPONENTshifterPT(clr:INstd_logicclk:INstd_logicser:INstd_logicclkih:INstd_logicstld:INstd_logicdin:INstd_l

5、ogic_vect(0to7)qh:OUTstd_logic)ENDCOMPONENTInputssignalclr:std_logic:=1signalclk:std_logic:=1signalser:std_logic:=0signalclkih:std_logic:=0signalstld:std_logic:=0signaldin:std_logic_vect(0to7):=“00001111“Outputssignalqh: