ad9854的dds設計論文

1、<p>　　AD9854的DDS設計論文</p><p>　　指導老師： </p><p>　　專業(yè)： </p><p>　　所在學院： </p><p>　　所在班級： <

2、;/p><p><b>　　2014年6月</b></p><p><b>　　目錄</b></p><p><b>　　1　緒論1</b></p><p>　　1.1　當今頻率合成技術(shù)分析1</p><p>　　1.2　本課題研究目標2</p&

3、gt;<p>　　1.3　本文主要內(nèi)容2</p><p><b>　　2　DDS簡介3</b></p><p>　　2.1　DDS構(gòu)成及原理3</p><p>　　2.2　DDS的性能參數(shù)5</p><p>　　2.3　DDS頻譜計算6</p><p>　　2.4　雜散抑制

4、9</p><p>　　3　設計思想及方案10</p><p>　　3.1 　開發(fā)環(huán)境與開發(fā)系統(tǒng)10</p><p>　　3.2　芯片特點及功能介紹10</p><p>　　3.2.1　AD9854芯片特點及功能介紹10</p><p>　　3.2.2　C8051F500芯片特點及功能11</p>

5、;<p>　　3.3　芯片管腳定義及串行操作13</p><p>　　3.3.1　AD9854管腳定義及串行操作13</p><p>　　3.3.2　C8051F500管腳定義及操作17</p><p>　　3.4　單片機控制AD9854方案可行性分19</p><p>　　4　具體設計及系統(tǒng)原理21</p>

6、;<p>　　4.1　具體電路圖21</p><p>　　4.1.1　AD9854電路圖及分析21</p><p>　　4.1.2 C8051f500電路圖及分析23</p><p>　　4.2 整體控制過程23</p><p>　　4.2.1　C8051F500控制AD9854的原理24</p>&

7、lt;p>　　4.2.2 具體軟件設計26</p><p><b>　　5　硬件調(diào)試28</b></p><p>　　5.1　PCB板的焊接與測試28</p><p>　　5.2　整體調(diào)試結(jié)果29</p><p><b>　　6　結(jié)論30</b></p><p&

8、gt;　　6.1　本文內(nèi)容小結(jié)30</p><p>　　6.2　其他設計方案30</p><p><b>　　參考文獻31</b></p><p>　　摘要 現(xiàn)如今，頻率合成技術(shù)已經(jīng)步入了DDS即直接數(shù)字合成階段。作為新一代的頻率合成技術(shù)，它采用數(shù)字控制信號的相位增量技術(shù)，可以產(chǎn)生任意波形，它的原理是將待產(chǎn)生的波形根據(jù)奈奎斯特量化后存入波

9、形數(shù)據(jù)存儲器，然后由相位累加器來完成對波形數(shù)據(jù)存儲器的尋址工作，在一定的系統(tǒng)時鐘下讀出，最后用D/A數(shù)模轉(zhuǎn)換器轉(zhuǎn)換后得到模擬信號，在經(jīng)過一些如低通濾波、運算放大等處理得到用戶需要的信號。</p><p>　　本文主要內(nèi)容是在DDS的理論基礎上以C8051F500芯片作為主控芯片，利用專用DDS芯片AD9854來產(chǎn)生一個BPSK信號.信號要具有穩(wěn)定度高，輸出頻率準確，具有好的抗干擾能力，頻率分辨率高等優(yōu)點。完成本文

10、主要涉及的工作是熟悉AD9854芯片和C8051F500芯片的特點及各管腳功能，設計硬件電路圖，完成硬件電路焊接以及軟件調(diào)試等。對AD9854的控制主要是通過其內(nèi)置的各個寄存器來實現(xiàn)的，軟件部分是通過Keil和Silicon Laboratories IDE設計實現(xiàn)的。</p><p>　　關(guān)鍵詞：AD9854,C8051F500,DDS</p><p>　　ABSTRACT Nowada

11、ys, frequency synthesis technology has entered into digital synthesis directly namely DDS stage. As A new generation of frequency synthesis technology, it uses the digital control signal of the phase of the incremental t

12、echnology. It can produce any waveform and its principle is storageing the wave produced by Nyquist quantitative storage into a register, then finish a wave form data memory addressing work by phase accumulators . In a

13、certain system under the clock , and finally </p><p>　　This paper's mainly content is based on the theory of DDS and take C8051F500 chip as main control chip, using AD9854 chip to create a BPSK signal.Th

14、e signal is highly stable, the output frequency is accurately, it has the good anti-disturbance capacity and the frequency resolution has higher advantages. In order to complete this paper, the mainly involve works are

15、to familiar with AD9854 chip and F500 chip and the characteristics of the each pin and their function.Then hardware circuit design a</p><p>　　Key word: AD9854 DDS C8051F500</p><p><b>

16、　　1　緒論</b></p><p>　　1.1　當今頻率合成技術(shù)分析</p><p>　　頻率合成技術(shù)起源很早，早在二十世紀三十年代便開始出現(xiàn)。那么什么是頻率合成技術(shù)呢？所謂頻率合成就是將一些高穩(wěn)定度、具有一定相位特征的頻率源經(jīng)過電路上的倍頻、混頻、分頻等信號處理然后對其進行數(shù)學意義上的加、減、乘、除等四則運算，從而產(chǎn)生任意的具有同樣精確度的頻率源。當今頻率合成技術(shù)大致分為三

17、種，即直接模擬頻率合成法、間接頻率合成法（鎖相環(huán)路法）、直接數(shù)字頻率合成。其中間接頻率合成法包括脈沖控制鎖相法、模擬鎖相環(huán)路法、數(shù)字鎖相環(huán)路法，本文不做具體分析。本文主要介紹直接數(shù)字頻率合成法，即DDS（Digital Direct Frequency Synthesis）。</p><p>　　DDS技術(shù)是1971年3月由美國學者J.Tiereny和C.M.Radar等人首次提出的，但是由于當時技術(shù)條件的限制沒

18、有能引起足夠重視。它是一種任意波形發(fā)生器，DDS技術(shù)真正得到認可是在上世紀90年代，隨著電子技術(shù)和數(shù)字集成電路技術(shù)的不斷發(fā)展給DDS提供了技術(shù)平臺，使得DDS的優(yōu)越性不斷體現(xiàn)，得到了越來越多的認可。DDS發(fā)展至今已經(jīng)初具規(guī)模，各國都在研制DDS產(chǎn)品，其中高精度低功耗也成為基本要求。AD公司生產(chǎn)的AD9851、AD9854, AD9858等都是典型代表，它們功能強大且性能穩(wěn)定，其系統(tǒng)時鐘頻率從30MHz到1 GHz不等，在芯片內(nèi)部還做了抑

19、制雜散的處理，它們不僅能產(chǎn)生傳統(tǒng)的三角波、方波、鋸齒波，而且還可以產(chǎn)生任意波形，因此很適合做各種調(diào)制方式分析。任意波形發(fā)生器除了具有一般函數(shù)發(fā)生器具有的信號發(fā)生功能以外，還可以通過 PC 控制和手動設置方法產(chǎn)生任意波形，合成和還原任意波形信號。任意波形發(fā)生器的主要功能有三：</p><p>　　1.任意波形的生成:在實際環(huán)境中運行的電子設備，系統(tǒng)或電路受到外界干擾因素的影響，存在著非理想狀態(tài)的瞬時信號，產(chǎn)生尖峰脈

20、沖，震蕩，過脈沖，頻率突變等，任意波形發(fā)生器的一個重要功能就是產(chǎn)生這類波形信號，提供給待檢測的設備或電路系統(tǒng)中，以檢測電子或芯片系統(tǒng)的實際性能。 </p><p>　　2.信號還原能力:在一些條件較為惡劣艱苦的領域，如航空航天，軍事等領域電路運行的狀態(tài)很難估計或預測，在電子系統(tǒng)或電路生成出來后往往需要進一步的實驗測試和驗證，而在這種艱苦條件下的實驗驗證有著較大的風險和較高的成本，不能往復多次地重復類似實

21、驗測試和驗證來確定電路的功能的正常與穩(wěn)定。這時，可以利用任意波形發(fā)生器的信號還原功能將現(xiàn)實環(huán)境下的各種不確定的信號采集下來，并通過計算機收集后發(fā)送給任意波形發(fā)生器存儲，這樣就可以利用任意波形發(fā)生器不斷地重復產(chǎn)生各種條件下無法預知或較難把握到的信號波形，模擬相同的條件與環(huán)境，為電路的測試和驗證提供穩(wěn)定的信號發(fā)生源。</p><p>　　3.函數(shù)發(fā)生:在科研機構(gòu)和公司企業(yè)大專院校的科研工作中，為了驗證電路的功能，需要

22、將理想波形輸入作為激勵輸入到電路中，觀察其功能是否滿足要求。任意波形發(fā)生器就可以完成這樣的功能，產(chǎn)生常用的正弦波，方波，鋸齒波，三角波等波形，作為電路的激勵源，能滿足一般實驗和研究的需要。</p><p>　　1.2　本課題研究目標</p><p>　　本課題主要研究DDS原理及怎樣在DDS理論基礎上使用AD9854芯片產(chǎn)生BPSK信號波形，其中涉及到對AD9854的控制，這是通過C805

23、1F500芯片實現(xiàn)的。通過對BPSK信號產(chǎn)生過程的掌握進而可以理解其他調(diào)制方式下信號的產(chǎn)生過程，其中最重要的是對單片機控制AD9854的過程以及AD9854信號產(chǎn)生過程的分析與理解，這是本文的研究目標。</p><p>　　1.3　本文主要內(nèi)容</p><p>　　本文主要內(nèi)容是闡述一個信號發(fā)生器的研發(fā)過程，整個系統(tǒng)是C8051F500單片機為主控芯片，以DDS專用芯片AD9854為核心功

24、能芯片，另外配置相應的外圍電路，用C語言和Keil平臺開發(fā)的一個信號發(fā)生器。具體工作如下：</p><p>　?。?）理解熟悉DDS原理和AD9854、C8051F500的芯片性能，通過對芯片資料的閱讀掌握這兩個芯片各管腳功能。并對 DDS 工作過程中產(chǎn)生雜散的原因和DDS頻譜進行分析。</p><p>　　（2）用Protel軟件設計相應外圍電路，對電路進行分析，確?？梢詫崿F(xiàn)預期功能，解

25、決設計中遇到的各種問題。</p><p>　?。?）進行軟件設計，用于C8051F500芯片對于AD9854芯片的控制，其中要詳細了解AD9854內(nèi)部各個寄存器的作用以及串行操作方法，確?？梢援a(chǎn)生預期信號。</p><p>　?。?）用Keil下的Silicon laboratories IDE開發(fā)環(huán)境將軟硬件結(jié)合起來進行調(diào)試，分析產(chǎn)生所需信號的各個環(huán)節(jié)，解決遇到的問題。</p>

26、;<p>　?。?）對整個工作進行總結(jié)。</p><p><b>　　2　DDS簡介</b></p><p>　　2.1　DDS構(gòu)成及原理</p><p>　　對 DDS 結(jié)構(gòu)由4 個主要部分構(gòu)成：相位累加器、低通濾波器、波形 ROM 表、數(shù)模轉(zhuǎn)換器，另外還有參考時鐘。其結(jié)構(gòu)如下圖所示：</p><p>　

27、　圖2-1　DDS原理結(jié)構(gòu)圖</p><p>　　1. 相位累加器是DDS的核心部分，其結(jié)構(gòu)由一個N位寄存器和一個N位加法器組成，它是通過將寄存器的輸出反饋到加法器的輸入實現(xiàn)的，在每一個參考時鐘fc脈沖內(nèi)，N位加法器將頻率控制字K(即相位增量)與N位累加器上一次累加的相位數(shù)據(jù)相加一次，把相加后的相位結(jié)果送入寄存器保存，因此在時鐘的作用下，相位累加器可以不斷的對頻率控制字進行線性相位累加。由此可見相位累加器在每一個

28、時鐘輸入時完成一次頻率控制字累加，相位累加器最終輸出就是合成信號的相位，輸出的頻率就是DDS的頻率。當相加后的結(jié)果超出寄存器表示范圍時寄存器溢出2N。</p><p>　　2.波形ROM又叫做正弦查詢表ROM其結(jié)構(gòu)圖如下：</p><p>　　P位相位數(shù)據(jù)M位數(shù)據(jù)幅值</p><p>　　圖2-2　ROM結(jié)構(gòu)圖</p><p>　　它的作用

29、是存儲波形幅值數(shù)據(jù)，進行幅相轉(zhuǎn)換。它用相位累加器的輸出作為ROM的相位取樣地址，這樣就可以把存儲在波形存儲器內(nèi)的波形抽樣值經(jīng)過查詢表查出，完成幅相轉(zhuǎn)換。尋址原理是N位尋址地址ROM相當于把0-360度的正弦信號離散成具有2N個樣值的序列，若波形ROM有M位數(shù)據(jù)位，則2N個樣值的幅值以M位二進制數(shù)值固化在ROM中，按照地址的不同可以輸出相應相位的正弦信號的幅值。</p><p>　　D/A轉(zhuǎn)換器是將波形ROM按采樣

30、時鐘頻率fc輸出的幅值數(shù)據(jù)轉(zhuǎn)換為模擬量，輸出波形為階梯波。波形存儲器的輸出送到D/A轉(zhuǎn)換器。D/A轉(zhuǎn)換器就可進行上述轉(zhuǎn)換，需要注意的是頻率合成器對D/A轉(zhuǎn)換器的分辨率有一定的要求，D/A轉(zhuǎn)換器分辨率越高，合成正弦波S(t)的臺階數(shù)就越多，輸出波形精確度越高。</p><p>　　低通濾波器對DAC的階梯波進行平滑濾波，濾掉DDS中高頻雜散部分。 對DIA轉(zhuǎn)換器輸出的階梯波S(t)進行頻譜分析可知，s(t)中除了主

31、頻f0外，還存在fc,2 fc…兩邊+f0和-f0處的非諧波分量，幅值包括為辛格函數(shù)。因此為了取出主頻f0，必須在D/A轉(zhuǎn)換器的輸出端接頻率為fc/ 2的低通濾波器。</p><p>　　DDS的理論基礎是奈奎斯特采樣定理,奈奎斯特定理描述為：在進行模數(shù)轉(zhuǎn)換時，當采樣頻率fs大于最高頻率fc的二倍時，采樣之后的數(shù)字信號保留原有信號的全部信息，可以完整恢復，其中最小采樣速率fs稱為奈奎斯特速率。而DDS則為奈奎斯特

32、采樣定理的逆過程，它使用離散化后的數(shù)值重建原信號。 根據(jù)乃奎斯特采樣定理，采樣點的數(shù)字化編碼被存儲在波形ROM的存儲單元中，每個采樣點占用一個存儲單元，并且每一個采樣點對應唯一的相位信息，因此可以根據(jù)查表來獲得。相位累加器的輸出端與波形存儲器的地址線相連，將相位信息輸出到波形存儲器中，對波形存儲器中的波形數(shù)據(jù)以頻率控制字K為間隔進行查找并輸出。波形數(shù)據(jù)存儲器將查找出的波形數(shù)據(jù)輸出到D/A轉(zhuǎn)換器進行數(shù)模轉(zhuǎn)換后獲得模擬信號。DDS根據(jù)正弦信

33、號產(chǎn)生的原理，從相位出發(fā)，以不同的相位給出不同電壓幅度，最后通過平滑濾波輸出所需的頻率信號。下圖單位元表示正弦函數(shù)： </p><p>　　圖2-3　DDS信號生成單位圓</p><p>　　Θ(t)為相位角，是半徑R以原點為中心旋轉(zhuǎn)與x軸形成的夾角，其變化范圍是0°～360°。S是半徑R在選裝過程中在Y軸上的投影，當R的端點連續(xù)不斷的繞

34、圓旋轉(zhuǎn)時，S將在+1和-1之間取任意值，所以S的長度就是正弦函數(shù)的幅度值，即S=Rsinθ(t)。如果單位圓的半徑R是不斷連續(xù)的旋轉(zhuǎn)，而是在一定時間間隔內(nèi)以等步長相位增量階躍式旋轉(zhuǎn)，那么正弦函數(shù)的幅度信息隨著相位信息發(fā)生周期性變化，這樣就體現(xiàn)出了幅度信息和相位信息的變化。根據(jù)不同相位增量的正弦信號發(fā)生圖可以很容易得出采樣信號的幅度變化，進一步根據(jù)S值繪制出階梯式的近似正弦函數(shù)，當增量變小時S掃描圓周時間也增長，因此頻率就越高，輸出的正弦

35、波就越接近實際波形。</p><p>　　2.2　DDS的性能參數(shù)</p><p>　　相對帶寬：DDS輸出的最低頻率是fomin=fc/2N而由于抽樣定理和時鐘的限制，最高頻率fomax小于等于1/2fc。相對帶寬計算公式如下：</p><p><b>　?。?.2.1）</b></p><p>　　頻率轉(zhuǎn)換時間：DD

36、S的頻率轉(zhuǎn)換時間可以近似認為是實時的，這是因為它的相位序列在時間上是離散的，在頻率控制字改變以后，要經(jīng)過一個時鐘周期以后才能按照新的相位增量累加，所以也就是說，它的頻率轉(zhuǎn)換時間就是頻率控制字的傳輸時間，即一個時鐘周期。時鐘頻率越高，轉(zhuǎn)換時間就越短，但再小也不能小于數(shù)字門電路的延遲時間。</p><p>　　頻率穩(wěn)定度：分為長期頻率穩(wěn)定度，短期頻率穩(wěn)定度和瞬態(tài)頻率穩(wěn)定度三種，指的是在一定時間間隔內(nèi)輸出頻率值與標準頻

37、率值間的偏差。</p><p>　　頻率分辨率：DDS的頻率分辨率就是指最小頻率，它與相位累加器的字長N有關(guān)，只要N足夠大，DDS可以得到很小的頻率分辨率。計算公式如下：</p><p><b>　　（2.2.2）</b></p><p>　　調(diào)制性能：DDS可以實現(xiàn)調(diào)相、調(diào)幅、調(diào)頻、幅移鍵控、時移鍵控、相移鍵控等功能，這是因為它是全數(shù)字的，利

38、用頻率控制字或者相位控制字可以實現(xiàn)對頻率和對相位的控制。</p><p>　　DDS控制字：DDS控制字包括相位累加器字長N、頻率控制字K、相位控制字P、相位加法器字長M、幅度控制字A。在信號合成的一個周期內(nèi)，K不能變化，就是說K在每次改變之前至少經(jīng)過2N/K個DDS時鐘。通過改變P可以控制輸出的相位參數(shù)，當相位控制字由0變到P時，ROM的輸入為相位控制字與相位累加器輸出之和，因此輸出幅度增加2πP/2M。DDS

39、輸出信號幅度可以通過在ROM后加一個數(shù)字乘法器實現(xiàn)，對輸出幅度值編碼加權(quán)就可以通過幅度控制字A來實現(xiàn)。所以，當DDS相位累加器字長與相位加法器字長確定后，可以通過改變K、P、A來控制DDS的輸出頻率、輸出相位與幅度。</p><p>　　7.頻譜純度：頻譜純度是DDS常用的參數(shù)，頻譜純度由雜散分量和相位噪聲兩個參數(shù)。雜散分量又可分為諧波分量和非諧波分量過程中的非線性失真，頻率合成器內(nèi)外干擾或頻率合成方式造成?？捎?/p>

40、頻率合成相位噪聲是瞬間頻率穩(wěn)定度在頻域內(nèi)的表示，在頻域上表現(xiàn)為主頻譜兩段連續(xù)的噪聲邊帶。</p><p>　　2.3　DDS頻譜計算</p><p>　　關(guān)于DDS頻譜計算可從理想情況與實際情況出發(fā)討論。所謂理想情況是指DDS不存在相位誤差、幅度量化誤差和DAC誤差，整個系統(tǒng)相當于一個理想的采樣-保持電路，滿足理想情況有以下三個條件：</p><p>　　1.ROM

41、的存儲值是完全真值，沒有量化誤差，也就是說DAC的分辨率無限大。</p><p>　　2.DAC、濾波器是理想器件。</p><p>　　不存在截斷，相位累加器的N位輸出全部用于ROM尋址，即完全沒有相位舍位。DDS信號生成如下圖：</p><p>　　圖2-4　DDS信號生成圖</p><p>　　對于采樣-保持電路，采樣序列S(n)是周期

42、序列，DDS系統(tǒng)中，其周期可以表示為t=2N/GCD(2N ,K)其中GCD表示K和2N的最大公約數(shù)，另外由于系統(tǒng)是理想的，DAC也為理想器件所以不考慮量化誤差，因此波形ROM得到的幅度序列表示為：</p><p><b>　?。?.3.1）</b></p><p>　　假設采樣周期是Tc，那么采樣電路輸出序列為：</p><p><b&

43、gt;　?。?.3.2）</b></p><p>　　S(n)經(jīng)過D/A轉(zhuǎn)換就變成余弦階梯波，得到的階梯信號是是S(t)可以表為：</p><p><b>　?。?.3.3）</b></p><p>　　其中h(t)=u(t)-u(t-T),u(t)為階躍函數(shù)，那么：</p><p><b>　?。?/p>

44、2.3.4）</b></p><p><b>　　現(xiàn)在令,則</b></p><p><b>　?。?.3.5）</b></p><p><b>　　根據(jù)卷積定理：</b></p><p><b>　?。?.3.6）</b></p>

45、<p>　　從M(t)的表達式可以看出M(t)是余弦函數(shù)以fc為采樣頻率的采樣信號，所以m(t)的頻譜是余弦函數(shù)以fc為周期的周期嚴拓，其頻譜為：</p><p><b>　?。?.3.7）</b></p><p>　　又可以得出h(t)的頻譜為：</p><p><b>　　（2.3.8）</b></

46、p><p>　　將兩式代入（2.3.6）即可得理想情況下DDS的頻譜：</p><p><b>　?。?.3.9）</b></p><p>　　下面討論非理想狀態(tài)下頻譜，非理想狀態(tài)下主要有三種誤差干擾，分別為：相位截斷誤差、幅度量化誤差和模數(shù)轉(zhuǎn)換誤差。這些也是產(chǎn)生雜散的主要原因，另外還有一些電磁干擾和噪聲干擾也會影響DDS的輸出。下圖為DDS雜散來

47、源圖：</p><p>　　εp(n) εq(n) εDAC(n) </p><p>　　圖2-5　DDS雜散來源圖</p><p>　　εp(n)為相位截斷誤差,在實際情況下，ROM的空間有限，因為為了提高分辨率就需要盡量提高相位累加器的運算字長N，通常取N 32, 48, 64，這樣輸出到ROM表的地址

48、線就有N位，所需的ROM存儲空間為232 = 4G容量的空間，甚至更高，這顯然是不現(xiàn)實的。相位累加器不可能都用在尋址，往往只截取相位累加器的高N位作為尋址，因此 就引入了相位截斷誤差。 </p><p>　　εq(n) 為幅度量化誤差，量化是指

49、用一個有限的 二進制比特來表示一個無限精度的模擬值，因此為了提高精確度就需要足夠多的二進制比特數(shù)，在ROM中存儲數(shù)據(jù)和DAC中數(shù)模轉(zhuǎn)換需要的是模擬信號量化值，即以2進制表示的模擬量，然而要以2進制數(shù)據(jù)精確地表示出模擬量，則要求此2進制數(shù)據(jù)具有無限長位數(shù)，但ROM的字長有限，因此一定會出現(xiàn)誤差。εDAC(n)表示數(shù)模轉(zhuǎn)換誤差，引起數(shù)模轉(zhuǎn)換誤差的主要原因是數(shù)模轉(zhuǎn)換器的非線性、有限的分辨力和瞬態(tài)效應，另外開關(guān)開合產(chǎn)生毛刺、積分非線性、差分非

50、線性、數(shù)字噪聲饋通等都給頻譜帶來大量的背景噪聲和雜散。理想D/A轉(zhuǎn)換器是在輸入時理想單頻信號的量化值時，輸出的模擬信號還是一個單頻正弦信號，但由于工藝限制，顯示中的D/A轉(zhuǎn)換器都存在一定的非線性。隨著時鐘頻率地提高，DAC對DDS頻譜的影響越來越大，在高速DDS信號發(fā)生器中，DAC的非線性已成為DDS雜散的主要來源之一。</p><p><b>　　2.4　雜散抑制 </b></p&g

51、t;<p>　　上文已經(jīng)對產(chǎn)生雜散的原因做了簡要分析，因為雜散對DDS的頻譜有嚴重影響，先結(jié)合本設計給出一些抑制雜散的方法。</p><p>　　1.增大波形的有效存儲容量可以減少雜散。截斷每少一位，雜散約改善6dB，增大存儲容量可通過以下兩種方法：</p><p>　?。?） 增大波形存儲器的物理容量。但由于硬件以及工藝限制，增加容量意味著增加成本，因此不可無限增大。<

52、;/p><p>　?。?）通過壓縮存儲技術(shù)來改善存儲器的數(shù)據(jù)尋址位。壓縮存儲技術(shù)是針對一些具有對稱性的波形。只保留一個周期內(nèi)的部分波形繼而用對稱性來恢復其余波形的方法。</p><p>　　2.采用抖動技術(shù)。因為造成相位截斷誤差的是離散的周期序列，這些誤差序列形成的噪聲在頻域是離散譜線，而噪聲就分布在有限的譜線上。下面引入滿足一定條件的隨機序列破壞誤差序列的周期性和相關(guān)性就可以使噪聲分布在更廣

53、泛的范圍內(nèi)，使原來的離散譜功率譜線在大范圍內(nèi)平均，變?yōu)檩^低的噪聲基帶，因此可以減小誤差。</p><p>　　3.芯片選擇。由以上分析可知，DAC位數(shù)超過11，雜散性能就無明顯改善，所以在選擇DDS芯片時要選用大的頻率控制字位數(shù)和相位有效位較大的的NCO。而AD9854的頻率控制字位數(shù)有48bit, 相位有效位有17bit, 截斷為12bit，是目前比較有性價比的芯片。

54、</p><p><b>　　3　設計思想及方案</b></p><p>　　3.1 　開發(fā)環(huán)境與開發(fā)系統(tǒng)</p><p>　　本設計所采用的開發(fā)環(huán)境是Silicon laboratories IDE，而Keil作為它的C51編譯器也是一塊使用。所謂的IDE只是一個集成開發(fā)環(huán)境，必須有相關(guān)的工具鏈 TOOL CHAIN 支持才能編譯，調(diào)試程序S

55、ilicon laboratories IDE 需要KEIL的C51編譯器（C15）、BL51連接器， A51匯編語言編譯器等等一系列工具。</p><p>　　Keil 是美國Keil Software公司出品的51系列兼容單片機C語言軟件開發(fā)系統(tǒng)，它與匯編相比更加易學易用，因為它可以采用C語言進行開發(fā)。Keil提供了包括C編譯器、宏匯編、連接器、庫管理和一個功能強大的仿真調(diào)試器等在內(nèi)的完整開發(fā)方案，通過一個集

56、成開發(fā)環(huán)境（uVision）將這些部分組合在一起。運行Keil軟件需要WIN98、NT、WIN2000、WINXP等操作系統(tǒng)。</p><p>　　Silicon laboratories IDE可以通過51開發(fā)器將程序下載到C8051F500，在運行程序的過程中提供各寄存器的視窗，可以看到各寄存器中的值是如何變化，進而了解對AD9854的詳細控制過程。</p><p>　　3.2　芯片特

57、點及功能介紹</p><p>　　下面介紹所用到的芯片功能和特點。</p><p>　　3.2.1　AD9854芯片特點及功能介紹</p><p>　　AD9854是AD公司生產(chǎn)的DDS專用芯片，目前AD公司共生產(chǎn)一下三大系列DDS芯片：AD985X系列、AD983X系列和AD995X系列。下面簡單介紹AD9854芯片。</p><p>　　

58、AD9854是高功耗高性能型。AD9854擁有300MHZ內(nèi)部時鐘頻率，可以進行FSK、BPSK、PSK、chirp、AM等的操作，雙綜合12bit數(shù)模轉(zhuǎn)換器，超高速，3ps rms 抖動比較，它還有出色的動態(tài)性能，4到20倍可編程時鐘乘法器，雙48bit可編程頻率寄存器，雙14比特可編程相位寄存器，12bit可編程調(diào)幅以及輸出開/關(guān)鍵控功能，單管腳FSK、BPSK數(shù)據(jù)接口，PSK可輸入/輸出接口，具有單管腳頻率保持功能的線性或者非線性

59、脈沖等一些優(yōu)良特征。</p><p>　　AD9854數(shù)字合成器是一個利用DDS技術(shù)、兩個內(nèi)部高速高性能正交DACs控制數(shù)字可編程輸入輸出的綜合器件。當給AD9854加上一個確定時鐘時，它可以生成高度穩(wěn)定、頻率-相位-幅度可編程的sine或者cosine輸出，這些特點可以被用于靈敏的LO以及雷達和其他一些應用。AD9854具有創(chuàng)新意義的高速DDS核心提供48bit的頻率分辨率。通過改變各個寄存器的控制字可以實現(xiàn)基

60、本的信號輸出，AD9854提供五種模式，下表將分別給出：</p><p>　　表3-1　AD9854工作模式對照表</p><p>　　數(shù)字調(diào)制的載波是AD9854輸出的正弦信號，調(diào)制波是一組成的序列，輸入到AD9854的FSKBPSKIHOLD引腳((PIN 29)，再通過正確設置DDS其它寄存器即可輸出數(shù)字調(diào)制信號。本文主要討論BPSK信號的產(chǎn)生，因此給出大致步驟：</p>

61、<p>　　1.在頻率寄存器1中設置一個載波頻率；</p><p>　　2.在相位寄存器1和相位寄存器2中設置合適的14比特相位控制字；</p><p>　　3.在29腳輸入BPSK數(shù)據(jù)；</p><p>　　4.當一切就緒時，使能I/O更新時鐘。</p><p>　　3.2.2　C8051F500芯片特點及功能</p&g

62、t;<p>　　C8051f500是一款功能強大的芯片，它多用于汽車工業(yè)，這一系列單片機的功能、速度都比51系列的單片機要強大的多。C8051f500完全整合在MCUs系統(tǒng)晶片上，它可以使用標準的803x/805x匯編器和編譯器進行軟件開發(fā)，一般使用Keil。它具有8051標準的組架結(jié)構(gòu)，具有增強的CIP-51內(nèi)核，其指令集與MCS-51完全兼容，CIP-51采用流水線結(jié)構(gòu)，70%的的指令執(zhí)行時間為1或2個系統(tǒng)時鐘周期，這

63、個速度是標準8051指令執(zhí)行速度的12倍，其峰值執(zhí)行速度可達100MBPS，因此它是目前世界上速度最快的8位單片機。另外它具有系統(tǒng)內(nèi)部的、非侵入的、告訴的程序調(diào)試接口，控制器區(qū)域網(wǎng)絡有自己的掩碼，具有獨立的片內(nèi)時鐘源(精度最高可達0.5%)，設計人員既可選擇外接時鐘，也可直接應用片內(nèi)時鐘，同時可以在內(nèi)外時鐘源之間自如切換。片內(nèi)時鐘源降低了系統(tǒng)設計的復雜度，提高了系統(tǒng)可靠性，而時鐘切換功能則有利于系統(tǒng)整體功耗的降低實現(xiàn)了I/O從固定方式到

64、交叉開關(guān)配置。固定方式的I/O端口，既占用引腳多，配置又不夠靈活。</p><p>　　絕大部分的C8051F系列單片機都集成了單個或兩個ADC，它們都是12比特、200KSPS、32信道、單端的集成模擬乘法器的ADC。在片內(nèi)模擬開關(guān)的作用下可實現(xiàn)對多路模擬信號的采集轉(zhuǎn)換。片內(nèi)ADC的采樣精度最高可達24bit，采樣速率最高可達500KSPS，集成了豐富的外部設備接口。它具有64KB或者32KB的片上緩存，435

65、2字節(jié)的片上RAM，還有兩路UART和最多可達5個定時器及6個PCA（可編程計數(shù)序列）模塊，此外還根據(jù)不同的需要集成了SMBus/I2C、增強的SPI串行端口、USB、CAN、LIN等接口，以及RTC部件,增強了在信號處理方面的性能，它們都在芯片硬件中得以實現(xiàn)。部分型號具有16x16 MAC以及DMA功能，可對所采集信號進行實時有效的算法處理并提高了數(shù)據(jù)傳送能力。在C8051F中，則采用開關(guān)網(wǎng)絡以硬件方式實現(xiàn)I/O端口的靈活配置，外設電

66、路單元通過相應的配置寄存器控制的交叉開關(guān)配置到所選擇的端口上。從傳統(tǒng)的仿真調(diào)試到基于JTAG接口的在系統(tǒng)調(diào)試，C8051F在8位單片機中率先配置了標準的JTAG接口（IEEE1149.1）。C8051F的JTAG接口不僅為在系統(tǒng)測試</p><p>　　Silicon Labs 公司C8051F系列單片機作為SoC芯片的杰出代表能夠滿足大部分場合的復雜功能要求，并在嵌入式領域的各個場合都得到了廣泛的應用：在工業(yè)控

67、制領域，其豐富的模擬資源可用于工業(yè)現(xiàn)場多種物理量的監(jiān)測、分析及控制和顯示；在便攜式儀器領域，其低功耗和強大的外設接口也非常適合各種信號的采集、存儲和傳輸；此外，新型的C8051F5x系列單片機也在汽車電子行業(yè)中嶄露頭角。正是這些優(yōu)勢，使得C8051單片機在進入中國市場的短短幾年內(nèi)就迅速風靡，隨著新型號的不斷推出以及推廣力度的不斷加大，C8051系列單片機將迎來日益廣闊的發(fā)展空間，成為嵌入式領域的時代寵兒。 C8051F系列單片機，可以說

68、是功能最全，運行速度最快的八位單片機。</p><p>　　3.3　芯片管腳定義及串行操作</p><p>　　下面介紹所用芯片管腳定義及串行操作。其中主要介紹AD9854的串行操作，由于F500只用到一少部分管腳，而且沒有用I2C總線，顧介紹簡略。</p><p>　　3.3.1　AD9854管腳定義及串行操作</p><p>　　AD98

69、54有80個管腳，功能強大，其管腳圖如下圖：</p><p>　　圖3-1　AD9854管腳圖</p><p>　　各管腳功能不再詳細論述，只給出本文所用到的一些管腳：</p><p>　　表3-2　AD9854管腳功能表</p><p>　　以上為本設計所使用的管腳，接下來介紹它的串行操作。</p><p>　　AD

70、9854的工作控制可以通過對其內(nèi)部寄存器寫入數(shù)據(jù)來實現(xiàn)，本設計采用串行方式操作，另外還有8位并行方式。在串行方式下又分為兩線制和三線制兩種傳輸方式，本設計采用兩線制方式。在兩線制下一個串行操作周期分為兩部分，一部分為指令操作，另一部分為數(shù)據(jù)操作。指令操作又包括對讀寫方式的操作和給出寄存器地址，它是在前八個SCLK的上升沿寫入的。讀寫方式的操作在第一位，如果是0則表明進行寫操作，如果是一則進行讀操作，而對寄存器地址的操作是由后四位給出，見

71、下表：</p><p>　　MSB LSB</p><p>　　表3-3　AD9854串行操作的指令字節(jié)</p><p>　　A0~A3是控制各個寄存器地址的，這些地址將在3.3節(jié)給出。數(shù)據(jù)操作是真正控制寄存器功能的比特，下表給出每一個寄存器所需要的數(shù)據(jù)操作比特數(shù)：</p><p>　　表3-4

72、　AD9854寄存器操作表</p><p>　　一個通信周期完成后，AD9954的串口控制器即認為接下來的8個SCLK的上</p><p>　　升沿對應的是下一個通信周期的指令字。一般來說必須按照上表寫滿各寄存器所需的字節(jié)數(shù)，但是I/O RESET引腳可提供中斷復位，當它為高時將立即終止當前的通信周期，而當I/O RESET引腳狀態(tài)回到低電平時，AD99S4串口控制器認為接下來的8個系統(tǒng)時

73、鐘的上升沿對應的是下一個通信周期的指令字，從而保持通信的同步。</p><p>　　對AD9854寫操作發(fā)生在上升沿，讀操作發(fā)生在下降沿，下圖順便給出傳輸關(guān)系圖： </p><p>　　圖3-2　AD9854傳輸關(guān)系圖</p><p>　　接下來給出傳輸時序圖：</p><p>　　圖3-3　AD9854傳輸寫時序圖</p>

74、<p>　　圖3-4　AD9854傳輸讀時序圖</p><p>　　另外要注意一個細節(jié)，通過串行操作寫入AD9854的數(shù)據(jù)時存放在一個I/O緩存中的，而不是直接寫入寄存器中，這就要通過一個I/O更新時鐘來將緩存中的數(shù)據(jù)寫入寄存器中，我們可以通過I/O UD CLK（20管腳）來實現(xiàn)這個功能。</p><p>　　I/O UD CLK包括內(nèi)部和外部兩種模式，內(nèi)部模式是靠系統(tǒng)自身產(chǎn)生

75、更新時鐘?？梢酝ㄟ^對32比特的更新時鐘寄存器進行編程來控制時鐘頻率，寄存器的地址列表見4.2.1節(jié)，兩個相鄰的更新脈沖之間的時間由以下公式給出：</p><p>　　其中N是用戶在32比特的更新時鐘寄存器里寫入的值，N允許的范圍是232-1~1。</p><p>　　當用戶采用外部時鐘模式時，一定要使時鐘與系統(tǒng)時鐘同步以免使數(shù)據(jù)不能完全寫入寄存器。系統(tǒng)默認的模式是內(nèi)部模式（內(nèi)部寄存器控制比

76、特是高），因此要將模式轉(zhuǎn)換到外部模式，該比特就必須置低。</p><p>　　在選用串行I/O模式下最好使用外部I/O更新時鐘，這樣可以避免在一個串行通信周期內(nèi)發(fā)生更新，如果在一個周期內(nèi)發(fā)生更新將導致傳入寄存器中的數(shù)據(jù)只能傳入一部分，另一部分將被當做其他寄存器的數(shù)據(jù)而誤傳。推出默認模式的方法是在上電后對芯片進行外部模式編程，這必須在主復位之后而在REFCLK之前完成，REFCLK接下來可以將這個信息傳到寄存器中，

77、使芯片的模式轉(zhuǎn)換為外部模式。</p><p>　　3.3.2　C8051F500管腳定義及操作</p><p>　　C8051f500管腳圖如下：</p><p>　　圖3-5　C8051f500芯片管腳圖</p><p>　　各管腳詳細功能不再論述，本文只給出相關(guān)管腳功能：</p><p>　　表3-5　C8051f

78、500管腳功能表</p><p>　　以上為本設計所使用的管腳，接下來介紹C8051f500的端口操作。由于C8051f500功能強大，因此端口有多種模式，輸入模式下可以通過對PnMDIN寄存器設置來進行操作，另外復位默認模式下所有端口都是弱上拉狀態(tài)。當端口用于比較器、ADC輸入、外部振蕩器輸入或者VREF時采用模擬輸入模式，PnMDIN設置為0。當工作在模擬I/O下，弱上拉、數(shù)字發(fā)生器和數(shù)字接收器不工作，在模擬

79、模式下讀回來的數(shù)是零。</p><p>　　當端口用于SMBus、UART、SPI、GPIO等時端口應該使用數(shù)字模式，PnMDIN設置為1，在數(shù)字模式下必須采用開環(huán)模式或者上拉模式的一種，上拉模式是PnMDOUT.n = 1時開始工作，本設計要將讀數(shù)據(jù)口設置為上拉模式。</p><p>　　至于輸出模式則通過PnMDOUT寄存器來控制，賦值為1則為上拉，0是開環(huán)。使能交叉線是通過XBARE

80、寄存器來控制，賦值1則使能，接下來是本設計端口初始化代碼：</p><p>　　void PORT_Init (void)</p><p><b>　　{</b></p><p>　　U8 SFRPAGE_save = SFRPAGE;</p><p>　　SFRPAGE = CONFIG_PAGE;</p>

81、<p>　　P0MDOUT = 0x80; // All P0 pins push-pull output</p><p>　　P1MDOUT = 0xff; // Make the LED (P1.3) a push-pull</p><p>　　P1MDIN= 0x04;

82、 // output</p><p>　　XBR0 = 0x08; // Enable SMBus pins</p><p>　　XBR2 = 0xc0; </p><p>　　SFRPAGE = SFRPAGE_save;</p><p><b&g

83、t;　　}</b></p><p>　　3.4　單片機控制AD9854方案可行性分</p><p>　　采用DDS專用芯片AD9854能夠滿足高精度、高速度、高分辨率等要求，輸出效果好，芯片有寬帶和窄帶SFDR（無雜散動態(tài)范圍抑制）可以很好的抑制雜散，兩個48位頻率控制字，相位累加器高17位尋址正弦查詢表ROM和兩個14位相位控制字，方便實現(xiàn)BPSK調(diào)制。而控制電路采用單片機為

84、核心，輔以外圍電路，能對信號的產(chǎn)生、顯示及處理進行控制。并對生成的信號后期處理，比如功放等?？刂圃韴D如下：</p><p>　　圖3-6　控制原理圖</p><p>　　本設計采用C8051f500作為主控芯片的原因是此芯片運行速度快，利用類似于I2C總線的控制方式可以很方便控制AD9854各寄存器數(shù)值，在寫入寄存器數(shù)據(jù)以后還可以很方便進行讀出操作以確認控制字是否正確，由于C8051f5

85、00的I/O口可以很方便地進行操作，所以本設計有很高的可行性。 </p><p>　　4　具體設計及系統(tǒng)原理</p><p><b>　　4.1　具體電路圖</b></p><p>　　下面介紹對系統(tǒng)硬件的具體設計。硬件設計是用Protel軟件完成的，Altium公司在80年代末推出的EDA軟件，在電子行業(yè)中有著舉足輕重的地位。早期的Prote

86、l主要作為印制板自動布線工具，可以在DOS環(huán)境下運行，對硬件的要求很低，在無硬盤機的1M內(nèi)存下就能運行，但它的功能也較少，只有電路原理圖繪制與印制板設計功能，其印制板自動布線的布通率也低，而現(xiàn)今的PROTEL已發(fā)展到DXP 2004，是個龐大的EDA軟件，完全安裝有200多兆，它工作在WINDOWS95環(huán)境下，是個完整的板級全方位電子設計系統(tǒng)，它包含了電路原理圖繪制、模擬電路與數(shù)字電路混合信號仿真、多層印制電路板設計（包含印制電路板自動

87、布線）、可編程邏輯器件設計、圖表生成、電子表格生成、支持宏操作等功能，并具有Client/Server（客戶/服務器）體系結(jié)構(gòu)，同時還兼容一些其它設計軟件的文件格式，如ORCAD，PSPICE，EXCEL等，其多層印制線路板的自動布線可實現(xiàn)高密度PCB的100%布通率。</p><p>　　Protel共分5個模塊，分別是原理圖設計、PCB設計（包含信號完整性分析）、自動布線器、原理圖混合信號仿真、PLD設計。本

88、文4.4.1節(jié)與4.1.2節(jié)中所給出的電路圖就是用Protel繪制的，PCB板的設計也可以完全通過該軟件實現(xiàn)，包括整體布局、布線、器件位置調(diào)整等。PCB共可進行74個板層設計，包含32層Signal(信號走線層); 16層Mechanical(機構(gòu)層); 16層Internal Plane(內(nèi)層電源層);2層Solder Mask(防焊層); 2層Paste Mask(錫膏層); 2層Silkscreen(絲印層); 2層鉆孔層（鉆孔引

89、導和鉆孔沖壓）； 1層Keep Out (禁止層); 1層Multi-Layer (橫跨所有的信號板層)。</p><p>　　4.1.1　AD9854電路圖及分析 </p><p>　　首先是電路的穩(wěn)壓塊部分，如下圖：</p><p>　　圖4-1　AD9854穩(wěn)壓電路圖</p><p>　　穩(wěn)壓塊模塊給AD9854提供電源，2腳輸出。本設

90、計采用3.3V穩(wěn)壓塊，3腳輸入5V電壓，2腳即可輸出3.3V電壓。接下來是主要功能部分，電路圖如下：</p><p>　　圖4-2　AD9854功能電路圖</p><p>　　18腳、19腳、20腳、21腳及29腳是主要的控制管腳，它們通過J1與C8051f500相連接。</p><p>　　18腳是SDO腳，采用三線操作時，SDO是串行數(shù)據(jù)輸出端，采用兩線串行操作

91、時SDO不用，可以不用，本設計就是采用兩線操作，因此此腳可以不接。</p><p>　　至于兩線操作與三線操作選擇的的控制字是由控制寄存器（串行地址為0x07）的第一比特控制，為低電平時是兩線操作，為高電平時為三線操作，默認模式下是兩線操作模式。</p><p>　　19腳是SDIO腳，數(shù)據(jù)可以通過這個腳寫入AD9854，它通常用于兩線操作，即可以雙向傳輸數(shù)據(jù)，上面已經(jīng)講過兩線操作模式的選

92、擇。它通過J1的1口與F500相連。</p><p>　　20腳是I/O更新時鐘腳，關(guān)于I/O更新時鐘詳見3.3.1節(jié)介紹，本設計采用外部模式，C8051f500通過J1的4口將時鐘信號傳入芯片用于控制寄存器數(shù)據(jù)更新。</p><p>　　21腳是讀寫時鐘腳，在串行模式下用于向AD9854中寫數(shù)據(jù)和讀數(shù)據(jù)時進行同步，SCLK最大的頻率可以達到10MHZ。同樣C8051f500產(chǎn)生的SCLK

93、通過J1的3口與芯片相連接。</p><p>　　29腳作為BPSK的調(diào)制信號輸入腳可以通過J1的1口與F500相連，F(xiàn)500通過編程可以輸出一個占空比為1的單極性不歸零信號。</p><p>　　48、49、51、52作為輸出腳可以輸出BPSK已調(diào)信號，這里只用49腳作為輸出即可。</p><p>　　55、60、61腳可以根據(jù)芯片資料連接電阻電容，如上圖所示。U

94、2是</p><p>　　晶振，2腳輸出，作為REFCLK。</p><p>　　70腳是片選腳，低電平芯片工作。</p><p>　　4.1.2 C8051f500電路圖及分析</p><p>　　下面是F500電路圖：</p><p>　　圖4-3　C8051f500電路圖</p><p>

95、;　　本設計不需要復位電路，11管腳用來通過JTAG口向F500中下載程序，2、3管腳按要如圖相接。41、42、43、44分別有如下功能：41腳向AD9854傳送數(shù)據(jù)，42腳傳送時鐘（讀寫同步時鐘），43腳傳送BPSK調(diào)制信號，44腳傳送I/O UD CLK。</p><p>　　4.2 整體控制過程</p><p>　　本節(jié)主要介紹AD9854的各個寄存器的控制原理與參數(shù)設置和F500對

96、9854的控制原理，最后討論整個軟件設計流程進行分析。</p><p>　　4.2.1　C8051F500控制AD9854的原理</p><p>　　上節(jié)介紹了兩個芯片的電路圖以及他們之間的接口功能，其實F500主要是通過一根數(shù)據(jù)線與一根時鐘線對AD9854進行控制的，數(shù)據(jù)都寫入AD9854的功能寄存器里，所用到的AD9854的寄存器表如下：</p><p>　　表

97、4-1　AD9854寄存器操作表</p><p>　　相位寄存器用來控制BPSK信號傳號與空號的相位，它的數(shù)據(jù)部分由兩個字節(jié)構(gòu)成，指令部分有一個字節(jié)，寄存器地址為0x07。其相位計算公式如下：</p><p>　　ΔP為向AD9854裝載的10進制相位控制字，P為輸出的10進制相位。相位寄存器1與相位寄存器2共同決定了已調(diào)信號傳號與空號的相位，其中當調(diào)制信號輸入高電平時選擇相位寄存器1，低

98、電平時選擇相位寄存器2.</p><p>　　頻率寄存器是用來控制載波頻率的，它的數(shù)據(jù)部分共有6個字節(jié)，串行地址是0x03。它的輸出頻率計算公式如下：</p><p>　　ΔF是向AD9854裝載的十進制頻率控制字，F(xiàn)輸出頻率的十進制數(shù)值，F(xiàn)sysclk是AD9854的系統(tǒng)時鐘頻率。</p><p>　　串行地址是0x07的即為CR（Control Register

99、）控制寄存器，它主要完成對AD9854芯片工作狀態(tài)、管腳性能等的控制。在默認模式下的數(shù)值為上表所示，其中本文用到的有0比特、1比特、以及8、9、10、11比特，0比特決定兩線制與三線制的選擇。1比特控制LSB與MSB兩種，它們分別指低位優(yōu)先（LSB）與高位優(yōu)先（MSB），如果是低位優(yōu)先則操作時必須倒著將數(shù)據(jù)寫入寄存器，默認模式是MSB。8比特位系統(tǒng)更新時鐘控制位，默認模式是1，也就是說采用內(nèi)部更新時鐘，內(nèi)部更新時鐘的產(chǎn)生于系統(tǒng)相關(guān)時鐘有

100、關(guān)，本設計采用串行方式最好使用外部時鐘，因此在上電一開始就要對此位進行更改，操作順序為：芯片加電，主復位，由F500以串行方式傳送相應控制字（將此位置低），加入外部時鐘（晶振）。9、10、11比特是芯片工作模式控制位，主要有BPSK、FSK、AM等調(diào)制方式的選擇，詳細介紹見本文3.2.1節(jié)。</p><p>　　本設計的主要控制流程是先通過F500向AD9854中輸入相應的控制字，在一個更新時鐘上升沿到來的時候?qū)?/p>

101、入寄存器改變輸出信號，控制圖如下：</p><p>　　圖4-4　芯片控制圖</p><p>　　4.2.2 具體軟件設計</p><p>　　軟件設計流程圖如下：</p><p><b>　　否</b></p><p>　　圖4-5　軟件設計流程圖</p><p>　

102、　軟件主要有以下幾個模塊：Write()、Read()、Delay()、Update()、PORT_Init()等。</p><p>　　Write()函數(shù)是用來將數(shù)據(jù)寫入AD9854中的，程序定義了BDATA類型的dat_w和dat_r，它們分別用于存放將要寫入的數(shù)據(jù)和讀出的數(shù)據(jù)，此類型的數(shù)據(jù)可以分成八位操作，再定義一個SBIT類型的SDA來模擬數(shù)據(jù)線，首先將dat_w的以為數(shù)據(jù)賦值給SDA，在遇到一個SCL時

103、鐘上升沿的時候數(shù)據(jù)寫入AD9854，</p><p>　　以此類推知道寫完一個字節(jié)，由于每一個控制字都有不止一個字節(jié)，因此要完成對一個控制字寄存器的操作要調(diào)用幾個Write()。</p><p>　　Read()函數(shù)用來將寫入AD9854中的數(shù)據(jù)讀出，讀出時和寫入類似，但是要先來一個SCL時鐘下降沿，將一個寄存器中的數(shù)據(jù)賦值給SDA，再將SDA的值賦給dat_r的某一位，以此類推知道將一個

104、字節(jié)的數(shù)據(jù)全部賦給dat_r才進行下一個字節(jié)的讀操作。</p><p>　　Delay()是延遲函數(shù)，用來生成時鐘信號或者完成一些延遲。</p><p>　　Update()是更新時鐘信號，用來外部控制更新時鐘，上節(jié)已經(jīng)講過更新時鐘的作用是在控制字寫入緩存后將其傳到相應寄存器，因此在每次寫完一個寄存器控制字后加Update()函數(shù)完成更新。</p><p>　　PO

105、RT_Init()是端口初始化函數(shù)，為C8051F500內(nèi)部函數(shù)，本設計用到P0端口和P1端口，而且兩個端口都設置為上拉。</p><p>　　至于BPSK調(diào)制信號產(chǎn)生用一個死循環(huán)在控制字都寫入寄存器后產(chǎn)生，它是占空比為1的單極性不歸零信號。</p><p><b>　　5　硬件調(diào)試</b></p><p>　　在前面幾章詳細介紹了硬件結(jié)構(gòu)和原

106、理，本章主要介紹PCB板的設計及實體電路的調(diào)試過程和注意事項，最后給出結(jié)果。</p><p>　　5.1　PCB板的焊接與測試</p><p>　　對PCB的焊接根據(jù)所設計的電路圖和PCB圖來進行，對AD9854和C8051F500的焊接是關(guān)鍵，由于芯片管腳較細，容易短路，因此要格外注意。其余器件按照要求選用貼片器件。在元件焊接完成后對PCB板進行測試，看電路是否通暢，有沒有短路等，另外還

107、要重新查看電路原理圖，看設計是否出錯。</p><p>　　在對PCB板進行測試時遇到一些問題，首先是F500輸出端數(shù)據(jù)位SDA和SCL位不正確，而P0.7輸出的BPSK調(diào)制信號完全正確，經(jīng)過老師的指導參看F500和對照P0端口設置發(fā)現(xiàn)要將P1端口由集電極開路設置為上拉（在端口初始化時進行設置）。接下來是在設置系統(tǒng)I/O UDCLK的時候總是不能把系統(tǒng)默認模式（內(nèi)部更新始終模式）改為外部時鐘模式，后來閱讀了AD9

108、854數(shù)據(jù)手冊發(fā)現(xiàn)在向控制寄存器中寫數(shù)據(jù)的時候要在上電之后，但是在系統(tǒng)時鐘之前進行，因此要在加電之后對控制寄存器進行操作，然后再加上晶振時鐘。而后遇到的問題是讀函數(shù)與寫函數(shù)在上升沿與下降沿采集信號的區(qū)別，在讀的時候要在下降沿時讀出，寫的時候要在上升沿寫入。設計中還遇到讀數(shù)據(jù)的時候總是不能正確讀回，每次讀回都是0xFF，和老師交流后發(fā)現(xiàn)在寫數(shù)據(jù)的時候需要給傳輸線傳送0指令將它設置為寫端口，而在讀的時候要傳送1指令改變傳輸線方向?qū)⑺O置為讀