基于cpld的奇偶分頻電路設(shè)計【畢業(yè)論文】

1、<p>　　本科畢業(yè)設(shè)計(論文)</p><p><b>　　(201 屆)</b></p><p>　　論文題目 基于CPLD的奇偶分頻電路設(shè)計</p><p>　　(英文) The Parity Frequency Demultiplication Circuit </p><p>　　Based on

2、CPLD </p><p>　　所在學(xué)院 電子信息學(xué)院 </p><p>　　專業(yè)班級 電氣工程及其自動化 </p><p>　　學(xué)生姓名 學(xué)號 </p><p>　　指導(dǎo)教師 職稱 <

3、;/p><p>　　完成日期 年 月 日</p><p><b>　　摘要</b></p><p>　　在數(shù)字化、信息化的時代，數(shù)字集成電路應(yīng)用得非常廣泛。隨著科技的發(fā)展與需求，數(shù)字集成電路從以前的電子管、晶體管發(fā)展到現(xiàn)在的超大規(guī)模、高速、低功耗的新型FPGA/CPLD。FPGA/CPLD是從PAL、GAL基

4、礎(chǔ)上發(fā)展起來的，它們大多采用EPROM、EEPROM和快閃存儲器（Flash Memory）等編程技術(shù)。</p><p>　　本系統(tǒng)采用的是Xilinx公司的CPLD芯片XC95108和TI公司的DSP芯片TMS3200F240來完成數(shù)字奇偶（1~16倍）分頻功能。編寫VHDL語言和匯編語言程序并分別下載到XC95108和TMS3200F240。使XC95108和TMS3200F240實現(xiàn)鍵盤控制分頻的倍數(shù)（1~

5、16倍）。要求設(shè)計的系統(tǒng)能夠?qū)崿F(xiàn)奇偶分頻的效果。</p><p>　　關(guān)鍵詞：CPLD，VHDL，DSP，XILINX</p><p><b>　　Abstract</b></p><p>　　In digitized, the information time, the digital integrated circuit applies e

6、xtremely widely. Along with the technical development and the demand, the digital integrated circuit from the before electron tube, the transistor develops ultra to the present large-scale, is high speed, low power loss

7、new FPGA/CPLD. FPGA/CPLD is from PAL, in the GAL foundation develops, they mostly use EPROM, EEPROM and quickly dodge the memory (Flash Memory) and so on the programming technology.</p><p>　　This system uses

8、 is Xilinx Corporation's CPLD chip XC95108 and TIC operation's DSP chip TMS3200F240 completes the digital odd and even(1~16 to double) the frequency division function. Compiles the VHDL language and the assembly

9、language procedure and separately downloads to XC95108 and TMS3200F240. Causes XC95108 and the TMS3200F240 realization keyboard control frequency division multiple (1~16doubles). The request design system can realize the

10、 odd and even frequency division effect.</p><p>　　Key Words: CPLD，VHDL，DSP，XILINX</p><p><b>　　目 錄</b></p><p>　　1 引言- 1 -</p><p>　　2 總體設(shè)計- 2 -</p>

11、<p>　　2.1 系統(tǒng)設(shè)計要求- 2 -</p><p>　　2.1.1分頻功能- 2 -</p><p>　　2.1.2 系統(tǒng)框圖- 2 -</p><p>　　3 硬件電路設(shè)計- 3 -</p><p>　　3.1 時鐘電路及DSP片內(nèi)部- 3 -</p><p>　　3.1.1 時鐘電路-

12、 3 -</p><p>　　3.1.2 DSP片內(nèi)資源- 3 -</p><p>　　3.1.3 雙訪問RAM（DRAM）- 3 -</p><p>　　3.1.4 FLASH程序存儲器- 4 -</p><p>　　3.2 通用定時器概述- 4 -</p><p>　　3.2.1 通用定時器結(jié)構(gòu)- 4 -

13、</p><p>　　3.2.2 通用定時器輸入- 5 -</p><p>　　3.2.3 通用定時計數(shù)器的工作模式- 6 -</p><p>　　3.3 鍵盤模塊和顯示模塊- 7 -</p><p>　　3.3.1 LED數(shù)碼顯示管結(jié)構(gòu)- 8 -</p><p>　　3.3.2 數(shù)碼管，鍵盤，CPLD的連接

14、- 8 -</p><p>　　3.3.3 鍵盤與CPLD的連接- 9 -</p><p>　　3.3.4 顯示器工作原理- 10 -</p><p>　　3.4 JTAG仿真接口設(shè)計- 11 -</p><p>　　3.3.1 F240仿真接口設(shè)計- 11 -</p><p>　　3.3.2 XC95108仿

15、真接口設(shè)計- 11 -</p><p>　　4 軟件設(shè)計- 11 -</p><p>　　4.1 VHDL語言優(yōu)點錯誤!未定義書簽。</p><p>　　4.1.2利用VHDL語言設(shè)計數(shù)字系統(tǒng)的特點錯誤!未定義書簽。</p><p>　　4.2 Xilinx軟件的ISE集成開發(fā)環(huán)境- 11 -</p><p>

16、;　　4.2.1 設(shè)計輸入工具- 12 -</p><p>　　4.2.2 綜合工具- 12 -</p><p>　　4.2.3 仿真工具，實現(xiàn)工具- 13 -</p><p>　　4.2.4 輔助設(shè)計工具- 13 -</p><p>　　4.2.5 ISE的新增特性- 14 -</p><p>　　5 結(jié)論

17、- 16 -</p><p>　　6 致謝- 16 -</p><p>　　參考文獻(xiàn)- 16 -</p><p>　　附錄1 系統(tǒng)實物圖- 17 -</p><p>　　附錄2 系統(tǒng)原理圖- 18 -</p><p>　　附錄3 畢業(yè)設(shè)計作品說明書- 19 -</p><p>　　附

18、錄4 奇偶分頻程序設(shè)計- 20 -</p><p><b>　　1 引言</b></p><p>　　數(shù)字集成電路就是電子產(chǎn)品的核心，在數(shù)字化、信息化的時代，數(shù)字集成電路應(yīng)用的十分廣泛。</p><p>　　隨著微電子技術(shù)與工藝的發(fā)展，對數(shù)字集成電路的要求也越來越高，硬件工程師需要更靈活的設(shè)計器件，既可編程又可擦除邏輯器件。既復(fù)雜可編程邏輯器

19、件（CPLD）/現(xiàn)場可編程邏輯器件（FPGA）。復(fù)雜可編程邏輯器件（CPLD）：可編程I/O單元，基本邏輯單元，布線池和其他輔助功能模塊組成?，F(xiàn)場可編程邏輯器件（FPGA）：FPLA組成要比CPLD要復(fù)雜，可編程輸入/輸出單元，基本可編程邏輯單元，嵌入式RAM，豐富的布線資源，底層嵌入功能單元和內(nèi)嵌專用硬核。雖然FPGA與CPLD結(jié)構(gòu)不太一樣，但是FPGA與CPLD功能特點差不多，都有規(guī)模大，單一芯片內(nèi)部可以容納上千萬個晶體管。開發(fā)過程

20、投資小，設(shè)計靈活發(fā)現(xiàn)錯誤可以直接更改。可以反復(fù)編程、擦除。保密性好等特點現(xiàn)在硬件設(shè)計師都喜歡用FPGA與CPLD，因為它具有體積小、功耗低、可靠性高、易于修改、設(shè)計周期短等特點</p><p>　　基于FPGA/CPLD的特點，非常受到硬件工程師的喜歡，在用于設(shè)計、仿真數(shù)字系統(tǒng)的眾多EDA 開發(fā)軟件中，Xilinx公司的ISE系統(tǒng)受到廣泛應(yīng)用。Xilinx作為當(dāng)今世界上最大的FPGA/CPLD生產(chǎn)商之一，長期以來

21、一直推動著FPGA/CPLD技術(shù)的發(fā)展。其開發(fā)的軟件也不斷升級換代，由早期的Foudation系列逐步發(fā)展到目前的ISE 6.x系列。ISE是集成綜合環(huán)境的簡稱，它是Xilinx FPGA/CPLD的綜合性集成片下載與配置！功率分析等幾乎所有設(shè)計流程所需要工具。</p><p>　　利用ISE集成的工具可以完成上訴整個FPGA/CPLD的開發(fā)過程。ISE是一個集成環(huán)境，可以完成整個FPGA/CPLD開發(fā)過程。IS

22、E集成了很多著名的FPGA/CPLD設(shè)計工具，根據(jù)設(shè)計流程合理應(yīng)用這些工具，會使工程師的設(shè)計工作如魚得水。ISE界面風(fēng)格簡潔流暢，易學(xué)易用。ISE的界面秉承了可視化編程技術(shù)，界面根據(jù)設(shè)計流程而組織，整個設(shè)計過程只需按照界面組織結(jié)構(gòu)依次點擊相應(yīng)按鈕或選擇相應(yīng)的選項即可。ISE有豐富的在線幫助信息，結(jié)合Xilinx的技術(shù)支持網(wǎng)站，一般設(shè)計過程中可遇到的問題都能得到很好的解決。強(qiáng)大的設(shè)計輔助功能。ISE秉承了Xilinx設(shè)計軟件的強(qiáng)大輔助功能

23、。在編寫代碼時可以使用編寫向?qū)募^和模塊框架，也可使用語言模塊(language Templates)幫助編寫代碼。在圖形輸入時可以使用ECS的輔助項幫助設(shè)計原理圖。另外，ISE的Core Generator和Logi BLOX工具可以方便地生成IPCORE（IP核）與高效模塊為用戶所用，大大減少了設(shè)計者的工作量，提高了設(shè)計效率與質(zhì)量。</p><p><b>　　2 總體設(shè)計</b>&l

24、t;/p><p>　　本次課題采用Xilinx公司的CPLD芯片XC95108和TI公司的DSP芯片TMS3200F240來完成分頻功能。</p><p>　　2.1 系統(tǒng)設(shè)計要求</p><p>　　本設(shè)計基于Xilinx的CPLD實現(xiàn)奇偶分頻電路設(shè)計，將使用Xilinx公司的CPLD 芯片XC95108和TI公司的DSP芯片TMS3200F240來實現(xiàn)。設(shè)計分 CP

25、LD、DSP和鍵盤三大部分組成。要求能夠?qū)崿F(xiàn)對輸入頻率為100KHz信號，進(jìn)行1~16分頻并將分頻后信號輸出。通過4個設(shè)置鍵對分頻系數(shù)做設(shè)定。</p><p>　　要求完成硬件和軟件各個模塊的設(shè)計和調(diào)試。運(yùn)用VHDL語言對CPLD進(jìn)行軟件編程，實現(xiàn)分頻電路的設(shè)置、分頻及輸出結(jié)果的功能。</p><p><b>　　2.1.1分頻功能</b></p>&

26、lt;p>　　在鍵盤輸入分頻倍數(shù)的模式下能夠?qū)崿F(xiàn)奇偶分頻功能。要求分頻的倍數(shù)在1到16之間。</p><p>　　2.1.2 系統(tǒng)框圖</p><p>　　本次設(shè)計可以分為CPLD、DSP以及鍵盤3大模塊組成。3大模塊的連接圖如圖2-1所示。</p><p>　　圖2-1 系統(tǒng)框圖</p><p><b>　　3 硬件電路設(shè)

27、計</b></p><p>　　本次設(shè)計用XC95108和TMS3200F240來完成。TMS3200F240實現(xiàn)對鍵盤信號輸入的控制。對外加100Mhz的頻率進(jìn)行1到16倍的奇偶分頻。</p><p>　　3.1 時鐘電路及DSP片內(nèi)部</p><p>　　這里介紹的是DSP芯片的內(nèi)部資源。</p><p>　　3.1.1 時鐘

28、電路</p><p>　　DSP的時鐘可以用內(nèi)部時鐘或外部時鐘。用內(nèi)部時鐘時外接基準(zhǔn)晶體和片內(nèi)的PLL（鎖相環(huán)）電路共同組成系統(tǒng)的內(nèi)部時鐘電路，用外部震蕩器時鐘時，一個獨(dú)立的外部震蕩器產(chǎn)生的時鐘接到XTAL1/CLKIN引腳，此時內(nèi)部的震蕩器被旁路，XTAL2的引腳懸空。外部時鐘的電路如圖3-1所示。</p><p>　　圖3-1 外部震蕩器時鐘的連接</p><p&

29、gt;　　3.1.2 DSP片內(nèi)資源</p><p>　　F240具有16位地址線，可分別訪問這三個獨(dú)立的地址空間，每個空間的容量均為64K字。</p><p>　　1 程序存儲器空間為64K字。</p><p>　　2 數(shù)據(jù)存儲器空間為64K字。</p><p>　　3 I/O空間為64K字。</p><p>　　3

30、.1.3 雙訪問RAM（DRAM）</p><p>　　所有F240片內(nèi)均有544字DRAM。DRAM在一個機(jī)器周期內(nèi)可被訪問2次，即在一個機(jī)器周期的主相寫數(shù)據(jù)到DRAM；而在該周期的從相從DRAM讀出數(shù)據(jù)，從而大大提高了運(yùn)行速度。</p><p>　　544字節(jié)雙訪問RAM分為三塊：B0塊、B1塊、B2塊，該存儲器主要用來保存數(shù)據(jù)，但是B0塊也可以用來保存程序。B0塊配置成程序存儲器空間

31、還是數(shù)據(jù)存儲器空間，要由寄存器ST1的CNF位來決定。</p><p>　　1 CNF=1，B0映射到程序存儲器空間。</p><p>　　2 CNF=0，B0映射到數(shù)據(jù)存儲器空間。</p><p>　　3.1.4 FLASH程序存儲器</p><p>　　片內(nèi)的Flash存儲器映射到程序存儲器空間，對于F240，MP/引腳決定是訪問片內(nèi)的程

32、序存儲器（Flash）還是訪問片外的程序存儲器。</p><p>　　Flash可以被編程（在2~20MHz的時鐘頻率范圍內(nèi)）或使用電擦除的方式多次使用，以便進(jìn)行程序的修改和開發(fā)。Flash模塊具有如下特點。</p><p>　　1 運(yùn)行在5V電壓模式下。</p><p>　　2 對Flash編程時需要在上有（5±5%）V電壓供電。</p>

33、<p>　　3 Flash的編程是由CPU來實現(xiàn)的。</p><p>　　3.2 通用定時器概述</p><p>　　F240有三個通用定時器。第一個定時器用于對鍵盤和顯示部分的控制。</p><p>　　定時器是事件管理器的核心模塊，每個事件管理器有兩個通用定時器，這些定時器可以為以下應(yīng)用提供獨(dú)立的時間基準(zhǔn)。</p><p>　

34、　1 控制系統(tǒng)中采樣周期基準(zhǔn)。</p><p>　　2 為QEP電路和捕捉單元提供時間基準(zhǔn)。</p><p>　　3 為比較單元和相應(yīng)的PWM電路提供時間基準(zhǔn)。</p><p>　　每個定時器模塊除了具有定時/計數(shù)功能外，還可以用于輸出電路PWM/比較輸出信號</p><p>　　3.2.1 通用定時器結(jié)構(gòu)</p><p&

35、gt;　　通用定時器結(jié)構(gòu)框圖如圖3-2所示。由圖可知，通用定時器包括以下部分。</p><p>　　一個可讀寫的16位雙向寄存器TxCNT（x=1、2、3或4），它存儲了計數(shù)器的當(dāng)前值，并根據(jù)計數(shù)方向進(jìn)行增計數(shù)或減計數(shù)。</p><p>　　1 一個可讀寫的16位定時器比較寄存器（雙緩沖）TxMCR（x=1、2、3或4），用于存儲與通用定時器的計數(shù)器進(jìn)行比較的值。</p>&

36、lt;p>　　2 一個可讀寫的16位定時器周期寄存器（雙緩沖）TxMCR（x=1、2、3或4），周期寄存器的值決定了定時器的周期。當(dāng)周期寄存器和定時計數(shù)器的值產(chǎn)生匹配時，根據(jù)計數(shù)器的計數(shù)模式，通用定時器復(fù)為0或開始遞減計數(shù)。</p><p>　　3 一個可讀寫的16位定時器控制寄存器TxCON（x=1、2、3或4），TxCON決定了GP定時器的操作模式。</p><p>　　4 用于

37、內(nèi)部或外部時鐘輸入的可編程的時鐘預(yù)定標(biāo)器。</p><p>　　5 控制和中段邏輯，用于4個可屏蔽中斷：上溢、下溢、定時器比較和周期中斷。</p><p>　　6 一個GP定時器比較輸出引腳，TxCMP（x=1、2、3或4）。</p><p><b>　　7 輸出邏輯。</b></p><p>　　8 全局通用定時器控制

38、寄存器GPTCONA/B，對不同的定時器事件，指定定時器采取的動作，指明GP定時器的計數(shù)方向，并定義ADC（模數(shù)轉(zhuǎn)換）模塊的啟動信號。GPTCONA/B是可讀寫的，但對于其中的狀態(tài)指示位寫無效。在圖3-2中，當(dāng)x=2或4是，MUX才可用。</p><p>　　圖3-2 GP定時器的結(jié)構(gòu)框圖</p><p>　　3.2.2 通用定時器輸入</p><p>　　通用定

39、時器的輸入包括以下幾部分。</p><p>　　1 內(nèi)部CPU時鐘。</p><p>　　2 外部時鐘TCLKINA/B，最高頻率的1/4。</p><p>　　3 方向輸入TDIRA/B，當(dāng)定時器處于定向的增/減計數(shù)模式時用于控制定時器的計數(shù)方向。當(dāng)TDIRA/B引腳置為高電平時，定義為遞增計數(shù)；當(dāng)TDIRA/B引腳置為低電平時，定義為遞減計數(shù)。</p>

40、;<p>　　4 復(fù)位信號RESET</p><p>　　3.2.3 通用定時計數(shù)器的工作模式</p><p>　　每個通用定時器主要有4種可選的計數(shù)模式。</p><p>　　1 停止/保持模式。</p><p>　　2 連續(xù)遞增計數(shù)模式。</p><p>　　3 定向的增/減計數(shù)模式。</p&g

41、t;<p>　　4 連續(xù)增/減計數(shù)模式。</p><p>　　本次設(shè)計采用定向的增/減計數(shù)模式。</p><p>　　(1) 停止/保持模式</p><p>　　在這種模式下，通用定時器的計數(shù)操作保持其當(dāng)前狀態(tài)，定時器的計數(shù)器、比較輸出和預(yù)定標(biāo)計數(shù)器都保持不變。</p><p>　　(2) 連續(xù)遞增計數(shù)模式</p>

42、<p>　　在這種計數(shù)模式下，通用定時器將按照已定標(biāo)的輸入時鐘計數(shù)，直到定時器計數(shù)器的值和周期寄存器的值匹配為止。產(chǎn)生匹配之后，在下一個輸入時鐘的上升沿，通用定時器復(fù)位為0，并開始另一個計數(shù)周期。</p><p>　　(3) 定向的增/減計數(shù)模式</p><p>　　圖3-3為通用定時器的增/減記數(shù)模式（TxPR=3）示意圖。在定向的增/減記數(shù)模式中，通用定時器將根據(jù)TDIRA

43、/B引腳的輸入，對定標(biāo)的時鐘進(jìn)行遞增或遞減的計數(shù)模式。當(dāng)定時器的值等于周期寄存器的值或FFFFh，并且引腳TDIRA/B保持為高電平時，定時器的計數(shù)器復(fù)位到0并進(jìn)行遞增計數(shù)到周期寄存器的值。當(dāng)引腳TDIRA/B保持為高電平時，通用定時器遞增計數(shù)，直到計數(shù)值達(dá)到周期寄存器的值或FFFFh（當(dāng)計數(shù)器初值大于周期寄存器的值）。當(dāng)引腳TDIRA/B保持為低電平時，通用定時器將遞減計數(shù)直到計數(shù)值為0。當(dāng)定時器遞減計數(shù)到0，并且引腳TDIRA/B保

44、持為低電平時，定時器的計數(shù)器重新載入周期寄存器的值，再次開始遞減計數(shù)。</p><p>　　定時器的初始值可以為0000h~FFFFh（包括0000h和FFFFh）之間的任何值。當(dāng)定時器的初始值大于周期寄存器的值時，如果引腳TDIRA/B保持為低電平，當(dāng)定時器的初始值大于周期寄存器的值時，定時器將遞減計數(shù)到周期寄存器的值后，繼續(xù)遞減計數(shù)直到0，而后定時器計數(shù)器重新載入周期寄存器的值并開始新的遞減計數(shù)；如果引腳TD

45、IRA/B保持為高電平，定時器遞增計數(shù)到FFFFh后，復(fù)位到0，并繼續(xù)計數(shù)直到周期寄存器的值。周期、上溢和下溢中斷標(biāo)志位、中斷以及相應(yīng)的動作都根據(jù)相應(yīng)的事件產(chǎn)生，這一點與連續(xù)遞增計數(shù)模式一樣。引腳TDIRA/B的變化到計數(shù)方向的變化之間的延遲為當(dāng)前計數(shù)結(jié)束后的一個CPU時鐘周期（即當(dāng)前預(yù)定標(biāo)的計數(shù)器周期結(jié)束之后的一個CPU時鐘周期。在這種模式下，定時器的計數(shù)方向由GPCONA/B寄存器中相應(yīng)的方向指示位指示：0表示遞減計數(shù)，1表示遞增計

46、數(shù)。無論從TCLKINA/B引腳輸入的內(nèi)部時鐘還是外部時鐘CPU時鐘都可作為該模式下的定時器輸入時鐘。</p><p>　　(4) 連續(xù)增/減計數(shù)模式</p><p>　　這種工作模式與定向的增/減計數(shù)模式一樣，但是在連續(xù)增/減計數(shù)模式下，引腳TDIRA/B的狀態(tài)對計數(shù)方向沒有影響。定時器的計數(shù)方向在定時器的值達(dá)到周期積存器的值時（或FFFFh，如果定時器的初始值大于周期寄存器的值），從遞

47、增計數(shù)變?yōu)檫f減計數(shù)；當(dāng)計數(shù)器的值為0時定時器的計數(shù)方向從減計數(shù)變?yōu)樵鲇嫈?shù)。</p><p>　　3.3 鍵盤模塊和顯示模塊</p><p>　　對DSP進(jìn)行外部I/O擴(kuò)展。DSP的14位數(shù)據(jù)線與CPLD的14個I/O口連接。3位地址線與3個I/O口連接。3位地址線實現(xiàn)對I/O口的譯碼。為外部I/O空間選通，低有效。為讀/寫選通，指明與外圍器件通信期間信號的傳送方向。為寫使能，的下降沿表示D

48、SP正在驅(qū)動外部數(shù)據(jù)總線D0~D13。對外部I/O空間寫時有效DSP與CPLD的連接如圖3-3所示。</p><p>　　圖3-3 DSP與CPLD的連接關(guān)系圖</p><p>　　3.3.1 LED數(shù)碼顯示管結(jié)構(gòu)</p><p>　　LED顯示器是硬件系統(tǒng)中常用的輸出器件。它是由若干個發(fā)光二級管組成的，當(dāng)發(fā)光二級管導(dǎo)通時，相應(yīng)的一個點或一個筆畫發(fā)亮?？刂撇煌M合的

49、二級管導(dǎo)通，就能顯示出各中字符。常用的LED顯示器有8段和“米”字段之分。這種顯示器有共陽極和共陰極兩種。如圖3-5所示，共陰極LED顯示器的發(fā)光二級管的陰極連接在一起，通常此公共陰極接地。當(dāng)某個發(fā)光二級管的陽極為高電平時，發(fā)光二級管點亮，相應(yīng)的段被顯示。同樣，共陽極LED顯示器的發(fā)光二級管的陽極連接在一起，通常此公共陽極接正電壓，當(dāng)某個發(fā)光二極管的陰極接低電平時，發(fā)光二級管被點亮，相應(yīng)的段被顯示。</p><p&g

50、t;　　圖3-5所示的三個顯示器都有dp顯示段，用于顯示小數(shù)點。由于只有8個段發(fā)光二級管，所以字型碼為一個字節(jié)?！懊住弊侄蔚腖ED由于有15個發(fā)光二級管，所以字型碼為兩字節(jié)。設(shè)計所采用的數(shù)碼顯示管是3位8段式共陰極高亮度數(shù)碼顯示管3631AS，其內(nèi)部的連接如圖3-4所示。</p><p>　　圖3-4 3631AS內(nèi)部連接圖</p><p>　　3.3.2 數(shù)碼管，鍵盤，CPLD的連接&

51、lt;/p><p>　　CPLD（XC95108）與1個數(shù)碼管的連接如圖3-5所示。圖3-5中的DISP信號是鎖存器LD的使能信號。由DSP的3位地址線A2、A1、A0以及、編碼得到。M0~M8分別與數(shù)碼管的a、b、c、d、e、f、dp段連接。SL為片選信號。其他5個數(shù)碼管的連接與圖3-5類似，僅僅是片選信號來自不同的譯碼信號，通過不同的片選信號，可以控制6個數(shù)碼管中的每個管子顯示。</p><p

52、>　　圖3-5 CPLD與1個數(shù)碼管的連接</p><p>　　3.3.3 鍵盤與CPLD的連接</p><p>　　鍵盤與CPLD的連接如圖3-6所示。圖中的4個鍵未按下時，I/O口的電平為高。當(dāng)按下某個鍵，該鍵對應(yīng)的I/O口電平變低，CPLD循檢到該信號并通過緩沖器傳送到DSP的數(shù)據(jù)位上。由DSP讀入鍵盤的信號并處理。</p><p>　　圖3-6

53、鍵盤與CPLD的連接</p><p>　　3.3.4 顯示器工作原理</p><p>　　點亮顯示器有靜態(tài)和動態(tài)兩種方法。所謂靜態(tài)顯示，就是當(dāng)顯示器顯示某個字符時，相應(yīng)的發(fā)光二極管恒定的導(dǎo)通或截止，例如8段顯示器a、b、c、d、e、f導(dǎo)通，g，dp截止，顯示0。這種顯示方式每一位都需要有一個8位輸出口控制。三位顯示器的接口邏輯，如圖3-5所示。圖中采用共陰極顯示器。靜態(tài)顯示時，較小的電流能

54、得到較高的亮度且字符不閃爍。當(dāng)顯示器位數(shù)較少時，采用靜態(tài)顯示的方法是適合的。當(dāng)位數(shù)較多時，用靜態(tài)顯示所需的I/O太多，所需電流太大。故一般采用動態(tài)顯示方法。</p><p>　　通過一個掃描電路對LED進(jìn)行逐個掃描。這次設(shè)計的電路用6個位選信號8個段選信號來控制顯示該位和該位的段。只要每個掃描頻率超過人的視覺暫留頻率24Hz，就可以達(dá)到所有8個段選信號同時點亮的效果。一位LED數(shù)碼管如圖3-7所示。</p&

55、gt;<p>　　圖3-7 LED數(shù)碼管</p><p>　　3.4 JTAG仿真接口設(shè)計</p><p>　　3.3.1 F240仿真接口設(shè)計</p><p>　　DSP仿真頭采用14根信號線，并符合JTAG IEEE1149.1標(biāo)準(zhǔn)。圖3-8給出了F240的JTAG仿真接口電路。其中第5腳所接電壓為5V，該信號用于點亮仿真器上的Target po

56、wer燈。第6腳懸空。仿真頭相鄰兩個引腳的距離是100mil。</p><p>　　圖3-8 F240的JTAG仿真接口電路</p><p>　　3.3.2 XC95108仿真接口設(shè)計</p><p>　　JTAG模式下對單個器件的配置是經(jīng)過引腳TCK、TMS、TDI和TDO完成的。仿真頭如圖3-9所示。</p><p>　　圖3-9 XC9

57、5108仿真接口</p><p><b>　　4 軟件設(shè)計</b></p><p>　　4.1 Xilinx軟件的ISE集成開發(fā)環(huán)境</p><p>　　根據(jù)設(shè)計流程與功能劃分，ISE的集成工具主要可以分為輔助工具、設(shè)計輸入工具、仿真工具、綜合工具和實現(xiàn)工具等5大類。</p><p>　　4.1.1 設(shè)計輸入工具<

58、/p><p>　　工程設(shè)計的第一步是設(shè)計輸入，ISE集成設(shè)計工具包括原理圖編輯器（ECS）、HDL編輯器（HDL Editor）、狀態(tài)機(jī)編輯器(CAD)、測試激勵生成器(HDL Bencher)和IP核生成器(Core Generator等。</p><p>　　（1）HDL編輯器對設(shè)計電路的HDL語言的進(jìn)行輸入。它能根據(jù)不同語言來彩色來顯示不同關(guān)鍵字。</p><p>

59、;　?。?）狀態(tài)轉(zhuǎn)移圖設(shè)計狀態(tài)機(jī)是狀態(tài)機(jī)編輯器采用的最自然的方式。工程師只需畫出不同的狀態(tài)轉(zhuǎn)移圖，它就能自動生成相應(yīng)的ABEL、VHDLABEL或Verilog HDL語言</p><p>　?。?）原理圖編輯器具有完成電路的原理圖輸入的功能。原理圖編輯器強(qiáng)大功能、齊全的元件庫、方便設(shè)計深受用戶喜愛。</p><p>　?。?）Xilinx FPGA設(shè)計中的一個重要設(shè)計輸入工具就是IP核生

60、成器。IP核生成器提供了大量第三方公司設(shè)計和Xilinx的高效IP核、成熟為用戶所用。</p><p>　?。?）測試激勵生成器幫助設(shè)計者設(shè)計測試激勵文件。測試激勵生成器將Verilog源代碼、VHDL源代碼和ECS原理圖等設(shè)計輸入導(dǎo)入其測試環(huán)境，根據(jù)用戶在圖形界面下編輯的激勵波形直接生成測試激勵文件，然后，調(diào)用ISE中集成的仿真器進(jìn)行仿真并驗證，分析檢測測試激勵覆蓋率。</p><p>

61、　　4.1.2 綜合工具</p><p>　　ISE集成的綜合工具主要有FPGA CompilerⅡ/Express，Synplify/Synplify Pro，LeonardoSpectrun和XST等。</p><p>　　Synplify/Synplify Pro作為新出的綜合工具，在優(yōu)化手段和綜合策略上有非常大的提高，尤其是其先進(jìn)的B.E.S.T（行為級綜合提取技術(shù)）和算法引擎Ti

62、ming Driven(時序驅(qū)動，使它的綜合結(jié)果速度快，面積小。</p><p>　　FPGA Express的綜合結(jié)果往往忠實原設(shè)計，其加強(qiáng)版本FPGA CompilerⅡ是較好的ASIC/FPGA設(shè)計工具。</p><p>　　LeonardoSpectrun，它的綜合優(yōu)化能力也越來越高，并且Xilinx器件的支持也非常好。</p><p>　　XST它是Xil

63、inx器件自主開發(fā)的綜合工具。因此，XST的很多優(yōu)化策略是其他工具無法比較的。</p><p>　　4.1.3 仿真工具，實現(xiàn)工具</p><p>　　ISE集成的仿真工具主要有Model Tech公司的仿真工具M(jìn)odelSim和測試激勵生成器HDL Bencher等。</p><p>　?。?）ModelSim在是業(yè)界比較流行的仿真工具。它仿真精度高，仿真速度快的

64、特點深受用戶喜愛。ModelSim也支持Verilog HDL，VHDL、以及的仿真。ModelSimPC版的仿真速度也非常的快。</p><p>　?。?）HDL Bencher具有對自動生成測試和激勵電路設(shè)計輸入的功能，HDL Bencher可以把設(shè)計者從書寫測試激勵文件的繁重工具中解脫出來。</p><p>　　實現(xiàn)工具包含的面非常的廣泛。ISE集成的實現(xiàn)工具主要有引腳與區(qū)域約束編輯

65、器(PACE)，約束編輯器(Constraints Editor)、布局規(guī)劃器(Floorplanner)，時序分析器(Timing Analyzer)，F(xiàn)PGA低層編輯器(FPGA Editor)和芯片觀察(Chip Viewer)等。</p><p>　　（1）約束編輯器幫助用戶設(shè)計用戶約束文件。用戶約束文件是指導(dǎo)實現(xiàn)過程的約束文件。它與指導(dǎo)綜合過程的約束文件既有緊密聯(lián)系又有較大區(qū)別。</p>

66、<p>　?。?）引腳區(qū)域約束編輯器是ISE.5的一個增加的新工具，引腳區(qū)域約束編輯器可以直接將信號指定到I/O管腳，輕易的拉出測試信號，并對設(shè)計進(jìn)行面積約束，是約束編輯器的強(qiáng)有力的補(bǔ)充。</p><p>　?。?）時序分析器能幫助用戶實現(xiàn)結(jié)果是否滿足約束文件、關(guān)鍵路徑以及芯片的工作速率等時延信息。</p><p>　?。?）FPGA底層編輯器讀取FPGA的布線信息文件，用圖形化

67、界面顯示FPGA內(nèi)部的IOB和CLB模塊結(jié)構(gòu)，根據(jù)用戶的設(shè)置與修改生成Xilinx物理約束文件。自動布線前，幫助布線器完成自動布線難以實現(xiàn)的路徑；提高電路工作頻率，手工布置關(guān)鍵的路徑；</p><p>　?。?）FPGA Editor與布局規(guī)劃器非常類是，能改變FPGA內(nèi)部的IOB和CLB的連接配置情況。通過交互圖形界面，用戶可以看到FPGA內(nèi)的不同連接情況。</p><p>　　4.1.

68、4 輔助設(shè)計工具</p><p>　　ISE還集成了許多輔助設(shè)計工具：</p><p>　　（1）配置文件的分割主要通過PROM配置文件分割器來完成。有時芯片的配置文件要下載到外置存儲器中，使系統(tǒng)在掉電后配置文件不會輕易的丟失，當(dāng)芯片加電后，自動從存儲器中加載配置文件，重新配置芯片內(nèi)部結(jié)構(gòu)。</p><p>　?。?）具有將配置文件下載到FPGA/CPLD或相應(yīng)的存

69、儲器等功能。IMPACT配置器主要功能是回讀，下載、與較驗配置數(shù)據(jù)，調(diào)試配置過程中出現(xiàn)的問題，生成STAPL和SVF文件。</p><p>　?。?）功耗仿真器主要估計設(shè)計功耗。整個設(shè)計實現(xiàn)過程完成后，調(diào)用功耗仿真器來完成任務(wù)。</p><p>　　（4）在線邏輯分析儀是通過JTAG口，在線、實時地讀出FPGA的內(nèi)部信號的一種工具。</p><p>　　（5）模塊化

70、設(shè)計是一種進(jìn)行并行工作、協(xié)同設(shè)計的工作方法和設(shè)計工具。</p><p>　?。?）增量式設(shè)計方法是一種能在小范圍改動情況下實現(xiàn)時間節(jié)約綜合并繼承以往設(shè)計成果的設(shè)計手段。</p><p>　　4.1.5 ISE的新增特性</p><p>　　目前，ISE的最新版本是ISE 6.2，工程界流行的ISE主要版本為ISE5.x與ISE6.x，它們的新特性如下：</p&

71、gt;<p>　?。?）ISE6.2支持包括最新Spartan 3系列器件的所有Xilinx FPGA/CPLD主流器件。這些器件從速度到容量上涵蓋了大多數(shù)用戶的需要。</p><p>　?。?）ISE6.2支持局部重構(gòu)技術(shù)（Partial Reconfiguration），即在FPGA在線工作情況下，對FPGA局部進(jìn)行重新加載與配置。這項技術(shù)能更好的支持模塊化設(shè)計(Modula Design)方法

72、，并且使FPGA的加載與配置更加靈活。Xilinx是首家支持局部重構(gòu)技術(shù)的FPGA制造商。</p><p>　?。?）ISE采用了全新的增量式設(shè)計(Incremental Design)流程。它的增量設(shè)計主要包含兩方面內(nèi)容：增量式布局布線和增量式綜合。增量式布局布線，對未改變模塊保持原有布局布線結(jié)果，僅對更改部分進(jìn)行重新布局布線。增量式綜合與之相似是在綜合過程對修改過的模塊進(jìn)行從重新編譯，從而保持未改變設(shè)計的原有

73、綜合結(jié)果。增量設(shè)計流程大大減少了綜合與布局布線所消耗的時間，良好地繼承了以往的成功設(shè)計，保證未改變部分的現(xiàn)實結(jié)果，提高了設(shè)計的可靠性。</p><p>　　（4）ISE5.x新增的另一個重要工具就是結(jié)構(gòu)設(shè)計向?qū)?Architecture Wizard)。它能方便地定制高速I/O(Rocket I/O-TM)和數(shù)字時鐘管理器(DCM， Digital Clock Manager)，生成可綜合的HDL源代碼。ISE6

74、.x對Architecture Wizard進(jìn)行了修改，就是在Rocket I/O Wizard中可以通過選項直接控制編碼！解碼！參考時鐘！接收信號(Receiver Comma)等各種參數(shù)特性。</p><p>　?。?）引腳與區(qū)域約束編輯器(PACE， Pinout and Area Constraints Editor)也是ISE5.1及更高版本的一個非常有用的新增工具。它能方便地指定I/O管腳約束，直接引

75、出測試腳，并能對設(shè)計進(jìn)行區(qū)域約束，自動生成用戶約束文件，是約束編輯器(Constrains Editor)的一個有益補(bǔ)充。</p><p>　?。?）對結(jié)構(gòu)化仿真支持得更好，從實現(xiàn)結(jié)果提煉出的仿真模型與原設(shè)計的結(jié)構(gòu)和端口吻合得更好，增進(jìn)了仿真的可讀性。</p><p>　?。?）ISE工程管理器(Project Navigator)的信息顯示區(qū)增加了對所有操作步驟的命令顯示，使用這些命令可

76、以采用批處理命令方式運(yùn)行ISE內(nèi)部工具，完全綜合！翻譯！映射！布局布線直至配置文件生成。</p><p>　?。?）IP核生成器(Core Generator)增加了生成用戶IP Core（知識產(chǎn)權(quán)模塊）的新功能。IP Capture工具的作用下，用戶可以生成屬于自己的IP核。不僅實現(xiàn)了模塊復(fù)用，還保護(hù)了知識產(chǎn)權(quán)。在ISE 6版本中增加了Core Generator使用向?qū)б苑奖阌脩羯蒊P Core的功能。&l

77、t;/p><p>　　（9）Xilinx FPGA/CPLD配置軟件(IMPACT)自動對下載環(huán)境進(jìn)行邊界掃描，檢測所選器件類型，根據(jù)設(shè)置將配置文件燒寫入FPGA/CPLD或者配套型號的EEPROM中。ISE5及其高級版本將iMPACT與配置文件生成器(BitGen)集成起來，使生成配置文件和配置FPGA/CPLD的過程更加符合操作習(xí)慣。</p><p>　?。?0）綜合實現(xiàn)過程的時序分析報告

78、更加簡單明了。通過時序分析報告，擁護(hù)可以輕易的讀出設(shè)計的關(guān)鍵路徑和工作頻率！不滿足約束的每個細(xì)節(jié)情況等。</p><p>　?。?1）HDL編輯器(HDL Editor)也新增了一些功能，例如每行源代碼前有行標(biāo)號顯示，增進(jìn)了對用戶約束文件的語言模塊和色彩區(qū)分顯示支持，改善了“替換”和“查找”等功能。</p><p>　　（12）增加時序分析器(Timing Analyzer與布局規(guī)劃器(F

79、loorplanner)之間的互動交叉鏈接的新功能。在Timing Analyzer的時序報告文件中點擊某一不同路徑，它就會自動切換到布局規(guī)劃器的用戶界面下，使布線圖中相應(yīng)路徑高亮顯示。</p><p>　?。?3）增加了時序提高向?qū)?Timing Improvement)的新功能。該功能可以輔助用戶在時序分析器界面下，對不滿足時序約束的關(guān)鍵路徑的設(shè)計加以修改。</p><p>　　（14

80、）增加了工程管理器(Project Navigator)的功能。ISE的程序瀏覽器和第三方軟件的接口更友好，能方便地生成第三方仿真文件。可以用EDIF文件作為工程的源文件，也可以在更多的操作系統(tǒng)上安裝應(yīng)用，如Linux RedHat! Solaris和Windows NT/98se/ME/2000Professional/XP等。</p><p>　?。?5）ISE的約束編輯器(Constraints Edito

81、r)支持更多的約束內(nèi)容。如對第二全局時鐘！輸入/輸出端口寄存器進(jìn)行設(shè)置等在ISE6.2中還可以直接生成控制偏移約束(OFFSET)和限定性約束(Qualifier)，從而使DDR寄存器的相關(guān)約束更加豐富。</p><p>　　（16）圖形設(shè)計輸入界面(ECS)功能也有所增強(qiáng)，增加了自動布線和層次化元件庫模型等功能。</p><p>　?。?7）集成的HDL測試文件自動生成器(HDL Ben

82、cher)。HDL Bencher可以幫助用戶根據(jù)設(shè)計輸入方便地生成測試文件</p><p><b>　　5 結(jié)論</b></p><p>　　本次設(shè)計按照任務(wù)書的要求，在老師的指導(dǎo)下和幫助下完成了各項功能。達(dá)到了畢業(yè)設(shè)計的目的。對VHDL語言編程一定的提高。能夠使用Xilinx的 ISE的一些簡單功能，查找資料，利用資料，閱讀外文資料的能力有所提高。在硬件電路設(shè)計方

83、面，比如說以數(shù)碼管各段亮度相同來達(dá)到減少電阻的目的，通過做畢業(yè)設(shè)計自己有不少的收獲。</p><p>　　在做畢業(yè)設(shè)計的過程中遇到了許多困難。如查找外文資料、翻譯外文資料甚至用在更改文章的格式時也遇到了許多難題。</p><p>　　本次設(shè)計是在老師現(xiàn)有電路板的基礎(chǔ)上將其中的部分電路及功能作為設(shè)計的課題</p><p><b>　　6 致謝</b&g

84、t;</p><p>　　在做CPLD奇偶分頻設(shè)計期間，得到了張老師的精心指導(dǎo)。比如說張老師教會我使用ISE畫CPLD的內(nèi)部邏輯關(guān)系圖。講解了CPLD的基本結(jié)構(gòu)，并且就對與本次設(shè)計相關(guān)的CPLD的內(nèi)部單元做了詳細(xì)的講解。張老師的講解使我能盡快的弄懂本次設(shè)計的各個部分原理。并推薦我看一些與論文相關(guān)的書籍。再次向張偉老師表示感謝。</p><p><b>　　參考文獻(xiàn)</b&g

85、t;</p><p>　　[1]姜立東.VHDL語言程序設(shè)計及應(yīng)用[M].北京：北京郵電大學(xué)出版社，2001，8.</p><p>　　[2]曾繁泰，陳美金.VHDL程序設(shè)計[M].北京：清華大學(xué)出版，2001，1.</p><p>　　[3]盧毅，賴杰.VHDL與數(shù)字電路設(shè)計[M].北京：科學(xué)出版，2001，4.</p><p>　　[4]

86、黃鳳英.DSP原理及應(yīng)用[M].南京：東南大學(xué)出版社，1997,12.</p><p>　　[5]章云，謝莉萍.DSP控制器及其應(yīng)用[M].北京：機(jī)械工業(yè)出版，2001，8.</p><p>　　[6] 趙紅怡.DSP技術(shù)與應(yīng)用實例[M].北京：電子工業(yè)出版社，2003，6.</p><p>　　[7]黃正瑾，徐堅.CPLD系統(tǒng)設(shè)計技術(shù)入門與應(yīng)用[M].北京：電子工

87、業(yè)出版，2003，3.</p><p>　　[8]陳云洽，保延翔.CPLD應(yīng)用技術(shù)與數(shù)字系統(tǒng)設(shè)計[M].北京：電子工業(yè)出版，2003，5.</p><p>　　[9]王成,薛小剛,鐘信潮.FPGA/CPLD設(shè)計工具——Xilinx ISE使用詳解[M].北京：人民郵電出版社，2005，1.</p><p>　　[10]毛興武.VHDL語言的設(shè)計要點[J].電子世界報

88、，2006，38：4~5.</p><p>　　[11]Zwolinski,M.(左林斯基).Digital system design with VHDL[monograph]＝VHDL數(shù)字系統(tǒng)設(shè)計[M].北京：電子工業(yè)出版社，2002，10.</p><p>　　[12]James R.Armstrong.VHDL Design Representation and Synthesis

89、＝VHDL設(shè)計、表示和綜合[M].北京：機(jī)械工業(yè)出版社，2003，3.</p><p>　　[13]王誠，薛小剛，鐘信潮.FPGA/CPLD設(shè)計工具—XlinxISE使用詳解[M].北京：人民郵電出版社，2005，1.</p><p><b>　　附錄1 系統(tǒng)實物圖</b></p><p><b>　　附錄2 系統(tǒng)原理圖</b&

90、gt;</p><p>　　附錄3 畢業(yè)設(shè)計作品說明書</p><p><b>　　一、作品名稱</b></p><p>　　基于Xilinx的CPLD奇偶分頻電路</p><p><b>　　二、作品功能</b></p><p><b>　　奇偶倍分頻</b

91、></p><p><b>　　三、運(yùn)行環(huán)境</b></p><p>　　硬件環(huán)境：5V直流電</p><p><b>　　四、操作步驟</b></p><p>　　連接電源，由鍵盤輸入分頻倍數(shù)。</p><p><b>　　五、注意事項</b>&

92、lt;/p><p>　　在輸入分頻倍數(shù)時，速度不能太快。</p><p>　　附錄4 奇偶分頻程序設(shè)計</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_arith.all;</p&g

93、t;<p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity jofenpin is</p><p>　　port( clk:in std_logic;</p><p>　　t:in std_logic_vector (3 downto 0);</p><p>　　q:out

94、 std_logic);</p><p>　　end jofenpin;</p><p>　　architecture a of jofenpin is</p><p>　　signal cn1:integer range 0 to 15;</p><p>　　signal cn2: integer range 0 to 15;</p&

95、gt;<p>　　Signal temp: integer range 0 to 15;</p><p>　　signal clk_out1,clk_out2:std_logic;</p><p><b>　　begin</b></p><p>　　temp<=conv_integer(t);</p><

96、p>　　process(clk)</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1' then</p><p>　　if t(0)='1' then</p><p>　　if cn1=(temp-1)/2 th

97、en</p><p><b>　　cn1<=0;</b></p><p>　　clk_out1<=not clk_out1;</p><p><b>　　else</b></p><p>　　cn1<=cn1+1;</p><p><b>　　en

98、d if;</b></p><p><b>　　else</b></p><p>　　if cn1=temp then</p><p><b>　　cn1<=0;</b></p><p>　　clk_out1<=not clk_out1;</p><p&g

99、t;　　elsif cn1=temp/2 then</p><p>　　cn1<=cn1+1;</p><p>　　clk_out1<=not clk_out1;</p><p><b>　　else</b></p><p>　　cn1<=cn1+1;</p><p><b

100、>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　process(clk)</p><p><b>

101、;　　begin</b></p><p>　　if clk’event and clk='0' then</p><p>　　if t(0)='0' then</p><p>　　if cn2=temp then</p><p><b>　　cn2<=0;</b><

102、/p><p>　　clk_out2<=not clk_out2;</p><p>　　elsif cn2=(temp-1)/2 then</p><p>　　cn2<=cn2+1;</p><p>　　clk_out2<=not clk_out2;</p><p><b>　　else</

103、b></p><p>　　cn2<=cn2+1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end proc

104、ess;</p><p>　　q<=clk_out1 when t(0)='1'else</p><p>　　clk_out1 or clk_out2;</p><p><b>　　end a;</b></p><p><b>　　5分頻</b></p><