eda課程設(shè)計(jì)---數(shù)字頻率計(jì)

1、<p>　　課 程 設(shè) 計(jì)</p><p>　　2011年 3 月11日</p><p><b>　　課程設(shè)計(jì)任務(wù)書</b></p><p>　　課程 EDA技術(shù)課程設(shè)計(jì)</p><p><b>　　題目 數(shù)字頻率計(jì)</b></p><p>　　專業(yè)

2、 姓名 學(xué)號(hào)</p><p>　　主要內(nèi)容、基本要求、主要參考資料等</p><p><b>　　主要內(nèi)容：</b></p><p>　　數(shù)字頻率計(jì)是直接用十進(jìn)制數(shù)字來顯示被測(cè)信號(hào)頻率的一種測(cè)量裝置。它在測(cè)量其他物理量如轉(zhuǎn)速、振動(dòng)頻率等方面獲得廣泛應(yīng)用。本課程設(shè)計(jì)主要是完成一個(gè)頻率范圍是0999

3、999Hz的能測(cè)量方波信號(hào)的頻率的頻率計(jì)的設(shè)計(jì)。</p><p><b>　　基本要求：</b></p><p>　　1、設(shè)計(jì)一個(gè)能測(cè)量方波信號(hào)的頻率的頻率計(jì)。</p><p>　　2、測(cè)量的頻率范圍是0999999Hz。</p><p>　　3、結(jié)果用十進(jìn)制數(shù)顯示。</p><p><b&

4、gt;　　主要參考資料：</b></p><p>　　[1] 潘松著.EDA技術(shù)實(shí)用教程(第二版). 北京：科學(xué)出版社,2005.</p><p>　　[2] 康華光主編.電子技術(shù)基礎(chǔ) 模擬部分. 北京：高教出版社,2006.</p><p>　　[3] 閻石主編.數(shù)字電子技術(shù)基礎(chǔ). 北京：高教出版社,2003.</p><p>

5、　　完成期限 2011.3.11 </p><p>　　指導(dǎo)教師 </p><p>　　專業(yè)負(fù)責(zé)人 </p><p>　　2011年 3月7日</p><p><b>　　一、總體設(shè)計(jì)思想</b></p><p

6、><b>　　1.基本原理</b></p><p>　　所謂頻率，就是周期性信號(hào)在單位時(shí)間（1s）里變化的次數(shù)。本頻率計(jì)設(shè)計(jì)測(cè)量頻率的基本原理是，首先讓被測(cè)信號(hào)與標(biāo)準(zhǔn)信號(hào)一起通過一個(gè)閘門，然后用計(jì)數(shù)器計(jì)數(shù)信號(hào)脈沖的個(gè)數(shù)，把標(biāo)準(zhǔn)時(shí)間內(nèi)的計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用LED數(shù)碼顯示管顯示出來。</p><p>　　根據(jù)數(shù)字頻率計(jì)的基本

7、原理，本文設(shè)計(jì)方案的基本思想是分為五個(gè)模塊來實(shí)現(xiàn)其功能，即整個(gè)數(shù)字頻率計(jì)系統(tǒng)分為分頻模塊、控制模塊、計(jì)數(shù)模塊、譯碼模塊和量程自動(dòng)切換模塊等幾個(gè)單元，并且分別用VHDL對(duì)其進(jìn)行編程，實(shí)現(xiàn)了閘門控制信號(hào)、計(jì)數(shù)電路、鎖存電路、顯示電路等。 </p><p>　　本頻率計(jì)設(shè)計(jì)還可以測(cè)量周期性信號(hào)，其基本原理與測(cè)量頻率的基本原理基本一樣，首先讓被測(cè)信號(hào)與標(biāo)準(zhǔn)信號(hào)一起通過一個(gè)閘門，然后用計(jì)數(shù)器計(jì)數(shù)信號(hào)脈沖的個(gè)數(shù)，把被測(cè)信號(hào)一

8、個(gè)周期內(nèi)標(biāo)準(zhǔn)基準(zhǔn)信號(hào)的脈沖計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來，最后用顯示譯碼器，把鎖存的結(jié)果用LED數(shù)碼顯示管顯示出來，顯示管的讀數(shù)就是被測(cè)信號(hào)以標(biāo)準(zhǔn)信號(hào)的周期為單位乘積的周期。</p><p><b>　　2.設(shè)計(jì)框圖 </b></p><p>　　2.1數(shù)字頻率計(jì)的基本設(shè)計(jì)原理</p><p>　　二、設(shè)計(jì)步驟和調(diào)試過程</p>

9、<p><b>　　1、總體設(shè)計(jì)電路</b></p><p>　　2、模塊設(shè)計(jì)和相應(yīng)模塊程序及仿真</p><p>　　2.1 4位十進(jìn)制計(jì)數(shù)器模塊</p><p>　　4位十進(jìn)制計(jì)數(shù)器模塊包含4個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器，用來對(duì)施加到時(shí)鐘脈沖輸入端的待測(cè)信號(hào)產(chǎn)生的脈沖進(jìn)行計(jì)數(shù)，十進(jìn)制計(jì)數(shù)器具有集束使能、清零控制和進(jìn)位擴(kuò)展輸出的功能。使能信

10、號(hào)和清零信號(hào)由閘門控制模塊的控制信號(hào)發(fā)生器所產(chǎn)生來對(duì)4個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器周期性的計(jì)數(shù)進(jìn)行控制。</p><p>　　(1)十進(jìn)制計(jì)數(shù)器元件的設(shè)計(jì)</p><p>　　在源程序中COUT是計(jì)數(shù)器進(jìn)位輸出；CQ[3..0]是計(jì)數(shù)器的狀態(tài)輸出；CLK是始終輸入端；RST是復(fù)位控制輸入端，當(dāng)RST=1時(shí)，CQ[3..0]=0；EN是使能控制輸入端，當(dāng)EN=1時(shí)，計(jì)數(shù)器計(jì)數(shù)，當(dāng)EN=0時(shí)，計(jì)數(shù)器保持

11、狀態(tài)不變。編譯成功后進(jìn)行仿真，其仿真波形如下：</p><p><b>　　圖3</b></p><p>　　在項(xiàng)目編譯仿真成功后，將設(shè)計(jì)的十進(jìn)制計(jì)數(shù)器電路設(shè)置成可調(diào)用的元件jishu10.sym，用于以下的頂層設(shè)計(jì)。</p><p><b>　　圖4</b></p><p>　　(2）4位十進(jìn)制計(jì)

12、數(shù)器的頂層設(shè)計(jì)</p><p>　　新建一個(gè)原理圖編輯窗，從當(dāng)前的工程目錄中凋出4個(gè)十進(jìn)制計(jì)數(shù)器元件jishu10.sym，并按如圖所示的4位十進(jìn)制計(jì)數(shù)器的頂層原理圖完成電路連接。</p><p><b>　　圖5</b></p><p>　　完成4位十進(jìn)制計(jì)數(shù)器的原理圖編輯以后，即可進(jìn)行仿真測(cè)試和波形分析，其仿真輸出波形如圖所示，當(dāng)RST=0

13、、EN=1是其計(jì)數(shù)值在0到9999之間循環(huán)變化，COUT為計(jì)數(shù)進(jìn)位輸出信號(hào)，作為后面的量程自動(dòng)切換模塊的輸入脈沖。</p><p><b>　　圖6</b></p><p>　　因此仿真結(jié)果正確無誤，可將以上設(shè)計(jì)的4位十進(jìn)制計(jì)數(shù)器設(shè)置成可調(diào)用的元件jishu10_4.sym，以備高層設(shè)計(jì)中使用，其元件符號(hào)圖如下圖所示。</p><p><

14、b>　　圖7</b></p><p>　　2.2 控制模塊設(shè)計(jì)</p><p><b>　　1）閘門信號(hào)的設(shè)計(jì)</b></p><p>　　頻率計(jì)電路工作時(shí)先要產(chǎn)生一個(gè)計(jì)數(shù)允許信號(hào)（即閘門信號(hào)），閘門信號(hào)的寬度為單位時(shí)間，如1S。在閘門信號(hào)有效時(shí)間內(nèi)，對(duì)被測(cè)信號(hào)計(jì)數(shù)，即為信號(hào)的頻率。該頻率計(jì)電路的精度取決于閘門信號(hào)T。<

15、/p><p>　　本設(shè)計(jì)中選取的基準(zhǔn)信號(hào)頻率為750khz，為了得到1s高電平的周期性閘門信號(hào)，本設(shè)計(jì)采用對(duì)頻率為750khz基準(zhǔn)信號(hào)先進(jìn)行75分頻，再進(jìn)行3個(gè)10分頻，最后進(jìn)行11分頻，再用非門對(duì)分頻出的信號(hào)進(jìn)行取非變換，這樣得到的門閘信號(hào)高電平為1秒鐘。</p><p>　?。?）75進(jìn)制計(jì)數(shù)器的程序如下：</p><p>　　library ieee;</p

16、><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity jishu75 is</p><p>　　port(clk,rst,en:in std_logic;</p><p>　　cq:ou

17、t std_logic_vector(7 downto 0);</p><p>　　cout:out std_logic);</p><p>　　end jishu75;</p><p>　　architecture behav of jishu75 is</p><p><b>　　begin</b></p>

18、;<p>　　process(clk,rst,en)</p><p>　　variable cqi:std_logic_vector(7 downto 0);</p><p><b>　　begin</b></p><p>　　if rst='1' then cqi:=(others=>'0'

19、);</p><p>　　elsif clk'event and clk='1' then</p><p>　　if en='1' then</p><p>　　if cqi<74 then cqi:=cqi+1;</p><p>　　else cqi:=(others=>'0

20、9;);</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　if cqi=74 then cout<='1';</p>

21、<p>　　else cout<='0';</p><p><b>　　end if;</b></p><p><b>　　cq<=cqi;</b></p><p>　　end process;</p><p>　　end behav;</p>

22、<p>　　編譯成功后生成元件圖如下：</p><p><b>　　圖8</b></p><p>　?。?）11進(jìn)制計(jì)數(shù)器的程序如下：</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　us

23、e ieee.std_logic_unsigned.all;</p><p>　　entity jishu11 is</p><p>　　port(clk,rst,en:in std_logic;</p><p>　　cq:out std_logic_vector(3 downto 0);</p><p>　　cout:out std_log

24、ic);</p><p>　　end jishu11;</p><p>　　architecture behav of jishu11 is</p><p><b>　　begin</b></p><p>　　process(clk,rst,en)</p><p>　　variable cqi:s

25、td_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　if rst='1' then cqi:=(others=>'0');</p><p>　　elsif clk'event and clk='1' then&

26、lt;/p><p>　　if en='1' then</p><p>　　if cqi<10 then cqi:=cqi+1;</p><p>　　else cqi:=(others=>'0');</p><p><b>　　end if;</b></p><p

27、><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　if cqi=10 then cout<='1';</p><p>　　else cout<='0';</p><p><b>　

28、　end if;</b></p><p><b>　　cq<=cqi;</b></p><p>　　end process;</p><p>　　end behav;</p><p>　　編譯成功后生成元件圖如下：</p><p><b>　　圖9</b>&

29、lt;/p><p>　　2）.D觸發(fā)器的設(shè)計(jì)</p><p><b>　　其程序如下：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity reg_2 is</p><

30、;p>　　port(clk,d:in std_logic;</p><p>　　q:out std_logic);</p><p>　　end reg_2;</p><p>　　architecture behav of reg_2 is</p><p>　　signal q1:std_logic;</p><p&g

31、t;<b>　　begin </b></p><p>　　process(clk)</p><p><b>　　begin </b></p><p>　　if clk'event and clk='1' then </p><p><b>　　q1<=d;&l

32、t;/b></p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　q<=q1;</b></p><p>　　end behav;</p><p>　　編譯成功后生成如下元件圖：</p&g

33、t;<p><b>　　圖10</b></p><p>　　將生成的75進(jìn)制計(jì)數(shù)器、11進(jìn)制計(jì)數(shù)器、10進(jìn)制計(jì)數(shù)器和非門按下圖連接來得到1S高電平門閘信號(hào)。</p><p><b>　　圖11</b></p><p>　　將其電路圖進(jìn)行仿真，其仿真波形如下：</p><p><b

34、>　　圖12</b></p><p>　　對(duì)照其仿真波形，其輸出門閘信號(hào)高電平為1S，符合設(shè)計(jì)，將其電路生成如下元件圖，以便頂層調(diào)用。</p><p><b>　　圖13</b></p><p>　　2）.控制信號(hào)發(fā)生器模塊</p><p>　　該模塊主要根據(jù)輸入高電平的1S閘門信號(hào)，產(chǎn)生計(jì)數(shù)允許信號(hào)E

35、N，該信號(hào)的高電平的持續(xù)時(shí)間即計(jì)數(shù)允許時(shí)間，與輸入的門閘控制時(shí)鐘脈沖周期相同；產(chǎn)生清零信號(hào)RST，在計(jì)數(shù)使能前對(duì)計(jì)數(shù)器先清零；產(chǎn)生存儲(chǔ)信號(hào)LOAD，在計(jì)數(shù)結(jié)束后，利用上升沿把最新的頻率測(cè)量值保存在顯示寄存器中。</p><p>　　為了產(chǎn)生清零信號(hào)RST，使能信EN和存儲(chǔ)信號(hào)LOAD。不失一般性，控制信號(hào)發(fā)生器用74161構(gòu)成4分頻計(jì)數(shù)器，用一個(gè)與非門，一個(gè)或非門和一個(gè)異或門實(shí)現(xiàn)3種譯碼狀態(tài)，與閘門模塊按下圖連接

36、。</p><p><b>　　圖14</b></p><p>　　編譯成功后進(jìn)行仿真，其仿真波形如下：</p><p><b>　　圖15</b></p><p>　　該功能正確無誤后生成的元件符號(hào)圖如下圖所示。</p><p><b>　　圖16</b&g

37、t;</p><p>　　2.3 分頻模塊的設(shè)計(jì)</p><p>　　當(dāng)被測(cè)頻率超出量程時(shí)，設(shè)計(jì)分頻模塊對(duì)被測(cè)頻率進(jìn)行分頻衰減，單位上升，從而擴(kuò)大測(cè)量頻率的范圍。</p><p>　　1).四選一數(shù)據(jù)選擇器</p><p><b>　　其仿真波形如下圖：</b></p><p><b>

38、　　圖17</b></p><p>　　其仿真波形真確無誤后生成元件符號(hào)圖如下圖所示。</p><p><b>　　圖18</b></p><p><b>　　2)分頻電路的設(shè)計(jì)</b></p><p>　　將生成的四選一數(shù)據(jù)選擇、74139譯碼器、D觸發(fā)器和3個(gè)十進(jìn)制計(jì)數(shù)器按下圖連接&

39、lt;/p><p><b>　　圖19</b></p><p>　　編譯成功后進(jìn)行仿真，起仿真波形如下圖：</p><p><b>　　圖20</b></p><p>　　如圖所示，此電路圖實(shí)現(xiàn)了將被測(cè)信號(hào)進(jìn)行分頻功能，通過四選一數(shù)據(jù)選擇器的控制按不同的BA二進(jìn)制數(shù)值時(shí)輸出被測(cè)信號(hào)的1分頻、10分頻、1

40、00分頻、1000分頻，通過二四譯碼器按不同的BA二進(jìn)制數(shù)值時(shí)輸出四個(gè)檔次p0、p1、p2、p3,分別代表1hz、10hz、100hz、1000hz為單位，其功能正確無誤后生成可調(diào)用的元件圖如下：</p><p><b>　　圖21</b></p><p><b>　　2.4 譯碼模塊</b></p><p>　　譯碼模塊

41、是對(duì)計(jì)數(shù)出的數(shù)進(jìn)行譯碼顯示出來，該部分由寄存器、動(dòng)態(tài)掃描電路和譯碼驅(qū)動(dòng)電路組成。</p><p><b>　　1）.寄存器設(shè)計(jì)</b></p><p>　　寄存器是在計(jì)數(shù)結(jié)束后，利用觸發(fā)器的上升沿把最新的頻率測(cè)量值保存起來，這樣在計(jì)數(shù)過程中可不必一直看著數(shù)碼管顯示器，顯示器將最終的頻率讀數(shù)定期進(jìn)行更新，其輸出將作為動(dòng)態(tài)掃描電路的輸入。4位寄存器的VHDL源程序如下。&

42、lt;/p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity reg_4 is</p><p>　　port(load:in std_logic;</p><p>　　din:in std_logic_vector(3 d

43、ownto 0);</p><p>　　dout:out std_logic_vector(3 downto 0));</p><p>　　end reg_4;</p><p>　　architecture behav of reg_4 is</p><p><b>　　begin </b></p><

44、;p>　　process(din)</p><p><b>　　begin </b></p><p>　　if load’event and load='1' then </p><p>　　dout<=din;</p><p><b>　　end if;</b><

45、/p><p>　　end process;</p><p>　　end behav;</p><p>　　在源程序中LOAD 是鎖存信號(hào)，上升沿觸發(fā)；din[3..0]是寄存器輸入；dout[3..0]</p><p>　　是寄存器輸出。編譯仿真后生成元件圖如下圖，以便頂層模塊的調(diào)用。</p><p><b>　

46、　圖22</b></p><p><b>　　2）.動(dòng)態(tài)掃描電路</b></p><p>　　本設(shè)計(jì)采用掃描方式來實(shí)現(xiàn)LED數(shù)碼管動(dòng)態(tài)顯示，控制好數(shù)碼管之間的延遲時(shí)間相當(dāng)重要。根據(jù)人眼視覺暫留原理，LED數(shù)碼管每秒導(dǎo)通16次以上，人眼就無法LED數(shù)碼管短暫的不亮，認(rèn)為是一直點(diǎn)亮的（其實(shí)LED數(shù)碼管是以一定頻率在閃動(dòng)的）。但是，延時(shí)（導(dǎo)通頻率）也不是越小越好

47、，因?yàn)長(zhǎng)ED數(shù)碼管達(dá)到一定亮度需要一定時(shí)間。如果延時(shí)控制的不好則會(huì)出現(xiàn)閃動(dòng)，或者亮度不夠，根據(jù)經(jīng)驗(yàn)，延時(shí)0.005S可以達(dá)到滿意的效果。另外，顯示的字符有變化時(shí)，可在延時(shí)到達(dá)后送一個(gè)地電平（共陰極數(shù)碼管）LED數(shù)碼管先短暫熄滅，再顯示一個(gè)字符，可使在視覺上字符的變化更清楚。</p><p>　　三、結(jié)論及心得體會(huì) </p><p>　　通過這次的課程設(shè)計(jì)讓我們提高了動(dòng)手能力，加深鞏固了ED