eda頻率計(jì)課程設(shè)計(jì)報(bào)告

1、<p>　　《 E D A 頻 率 計(jì) 》</p><p><b>　　課程設(shè)計(jì)報(bào)告</b></p><p>　　專 業(yè)： 電 子 信 息 工 程 </p><p>　　班 級(jí)： 電 信 0 9 0 1 </p><p>　　姓 名： ***********

2、**** </p><p>　　指導(dǎo)教師： ************ ** </p><p>　　2 0 1 2 年 6 月 04 日</p><p>　　目 錄</p><p>　　一、課程設(shè)計(jì)題目描述和要求……………………………………2</p><p>　　二、課程設(shè)計(jì)報(bào)告內(nèi)容………

3、……………………………………3</p><p>　　三、總結(jié)……………………………………………………………5</p><p>　　附 錄……………………………………………………………6</p><p>　　參考書(shū)目……………………………………………………………8</p><p><b>　　引 言</b><

4、/p><p>　　在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更加重要。</p><p>　　數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。隨著現(xiàn)場(chǎng)可編程門陣列FPGA的廣泛應(yīng)用，以EDA工具作為開(kāi)發(fā)手段，運(yùn)用VHDL等硬件描述語(yǔ)言語(yǔ)言，將使

5、整個(gè)系統(tǒng)大大簡(jiǎn)化，提高了系統(tǒng)的整體性能和可靠性。</p><p>　　一、課程設(shè)計(jì)題目描述和要求</p><p>　　1.1、課程設(shè)計(jì)題目描述</p><p>　　設(shè)計(jì)一個(gè)能測(cè)量方波信號(hào)的頻率的頻率計(jì)。</p><p>　　測(cè)量的頻率范圍是0999999Hz。</p><p>　　結(jié)果用十進(jìn)制數(shù)顯示。</p>

6、;<p>　　按要求寫好設(shè)計(jì)報(bào)告。</p><p>　　1.2、課程設(shè)計(jì)要求</p><p>　　脈沖信號(hào)的頻率就是在單位時(shí)間內(nèi)所產(chǎn)生的脈沖個(gè)數(shù)，其表達(dá)式為，f為被測(cè)信號(hào)的頻率，N為計(jì)數(shù)器所累計(jì)的脈沖個(gè)數(shù)，T為產(chǎn)生N個(gè)脈沖所需的時(shí)間。所以，在1秒時(shí)間內(nèi)計(jì)數(shù)器所記錄的結(jié)果，就是被測(cè)信號(hào)的頻率。</p><p>　　被測(cè)頻率信號(hào)取自實(shí)驗(yàn)箱晶體振蕩器輸出信號(hào)

7、，加到主控門的輸入端。</p><p>　　再取晶體振蕩器的另一標(biāo)準(zhǔn)頻率信號(hào)，經(jīng)分頻后產(chǎn)生各種時(shí)基脈沖：1ms，10ms，0.1s，1s等，時(shí)基信號(hào)的選擇可以控制，即量程可以改變。</p><p>　　時(shí)基信號(hào)經(jīng)控制電路產(chǎn)生閘門信號(hào)至主控門，只有在閘門信號(hào)采樣期間內(nèi)(時(shí)基信號(hào)的一個(gè)周期)，輸入信號(hào)才通過(guò)主控門。</p><p>　　f=N/T，改變時(shí)基信號(hào)的周期T，

8、即可得到不同的測(cè)頻范圍。</p><p>　　當(dāng)主控門關(guān)閉時(shí)，計(jì)數(shù)器停止計(jì)數(shù)，顯示器顯示記錄結(jié)果，此時(shí)控制電路輸出一個(gè)置零信號(hào)，將計(jì)數(shù)器和所有觸發(fā)器復(fù)位，為新的一次采樣做好準(zhǔn)備。</p><p>　　二、課程設(shè)計(jì)報(bào)告內(nèi)容</p><p><b>　　1、頻率計(jì)設(shè)計(jì)原理</b></p><p>　　在電子技術(shù)中，頻率是最基

9、本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多種,其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。</p><p>　　數(shù)字式頻率計(jì)的測(cè)量原理有兩類：一是直接測(cè)頻法，即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法即測(cè)周期法，如周期測(cè)頻法。直接測(cè)頻法適用于高頻信號(hào)的頻

10、率測(cè)量，通常采用計(jì)數(shù)器、數(shù)據(jù)鎖存器及控制電路實(shí)現(xiàn)，并通過(guò)改變計(jì)數(shù)器閥門的時(shí)間長(zhǎng)短在達(dá)到不同的測(cè)量精度；間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量。</p><p>　　本設(shè)計(jì)中使用的就是直接測(cè)頻法，即用計(jì)數(shù)器在計(jì)算1S內(nèi)輸入信號(hào)周期的個(gè)數(shù)，其測(cè)頻范圍為1Hz~999999Hz。 </p><p>　　2、頻率計(jì)的設(shè)計(jì)思路</p><p>　　頻率測(cè)量的基本原理是計(jì)算

11、每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。這就要求測(cè)頻控制信號(hào)發(fā)生器TESTCTL的計(jì)數(shù)使能信號(hào)TSTEN能產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器CNT10的使能端ENA進(jìn)行同步控制。當(dāng)TSTEN為高電平時(shí)，允許計(jì)數(shù)；為低電平時(shí)停止計(jì)數(shù)，并保持其計(jì)數(shù)結(jié)果。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)LOAD的上跳沿將計(jì)數(shù)器在前1 秒種的計(jì)數(shù)值鎖存進(jìn)32位鎖存器REG32B中，并由外部的7段譯碼器譯出，并穩(wěn)定顯示。設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定

12、，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存信號(hào)之后，必須有一個(gè)清零信號(hào)CLR-CNT對(duì)計(jì)數(shù)器進(jìn)行清零，為下1 秒的計(jì)數(shù)操作做準(zhǔn)備。測(cè)頻控制信號(hào)發(fā)生器的工作時(shí)序如所示。</p><p>　　寄存器REG32B設(shè)計(jì)要求是：若已有32 位BCD碼存在于此模塊的輸入口，在信號(hào)LOAD的上升沿后即被鎖存到寄存器REG32B的內(nèi)部，并由REG32B的輸出端輸出，然后由7段譯碼器譯者成能在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。</

13、p><p>　　計(jì)數(shù)器CNT10設(shè)計(jì)要求：有一時(shí)鐘使能輸入端，用于鎖定計(jì)數(shù)值。當(dāng)高電平時(shí)計(jì)數(shù)允許，低電平時(shí)禁止計(jì)數(shù)。</p><p>　　本設(shè)計(jì)可通過(guò)實(shí)驗(yàn)箱下載驗(yàn)證，將第一全局時(shí)鐘CLK接實(shí)驗(yàn)箱1Hz頻率信號(hào)，第二全局時(shí)鐘CLK2作為待測(cè)頻率輸入，輸出接6個(gè)數(shù)碼管顯示所測(cè)的頻率值。</p><p>　　3、頻率計(jì)電路的頂層結(jié)構(gòu)及仿真圖</p><p&

14、gt;　　本設(shè)計(jì)有三個(gè)模塊組成，測(cè)頻控制信號(hào)發(fā)生器TESTCTL六個(gè)有時(shí)鐘使能功能的十進(jìn)制計(jì)數(shù)器CNT10和六個(gè)4位鎖存器REG4B，如圖所示：</p><p><b>　　頻率計(jì)電路圖</b></p><p>　　3.1、測(cè)頻控制信號(hào)發(fā)生器TESTCTL</p><p>　　TESTCTL的計(jì)數(shù)器使能信號(hào)TESTCTL 能產(chǎn)生一個(gè)1秒脈寬的周

15、期信號(hào)，并對(duì)頻率計(jì)的每一個(gè)計(jì)數(shù)器CNT10 的ENA使能端進(jìn)行控制。當(dāng)TESTCTL為高電平時(shí)允許計(jì)數(shù)，當(dāng)為低電平時(shí)禁止計(jì)數(shù)，并保持其所計(jì)的脈沖個(gè)數(shù)。波形仿真如下：</p><p>　　測(cè)頻控制信號(hào)發(fā)生器仿真圖</p><p>　　3.2、4位鎖存器REG4B</p><p>　　停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)LOAD的上跳沿將計(jì)數(shù)器在前1功盡棄秒鐘的計(jì)數(shù)值鎖

16、存進(jìn)鎖存器中，由七段譯碼譯出并穩(wěn)定顯示。設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定。鎖存信號(hào)之后，必須有一個(gè)清零信號(hào)CLR-CNT對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒鐘的計(jì)數(shù)操作做準(zhǔn)備。</p><p>　　3.3、十進(jìn)制計(jì)數(shù)器CNT10</p><p>　　此計(jì)數(shù)器有一使能輸入端ENA，用于鎖定計(jì)數(shù)值。當(dāng)高電平時(shí)允許計(jì)數(shù)，低電平時(shí)禁止計(jì)數(shù)。波形仿真如下：</p><p><b

17、>　　十進(jìn)制計(jì)數(shù)器仿真圖</b></p><p><b>　　四、總結(jié)</b></p><p>　　電子課程設(shè)計(jì)是電子類專業(yè)學(xué)生重要基礎(chǔ)實(shí)踐課，是工科專業(yè)的必修課。經(jīng)過(guò)查資料、選方案、設(shè)計(jì)電路、撰寫設(shè)計(jì)報(bào)告、使我得到一次全面的工程實(shí)踐訓(xùn)練。理論聯(lián)系實(shí)際，提高和培養(yǎng)創(chuàng)新能力，為后續(xù)課程的學(xué)習(xí)，畢業(yè)設(shè)計(jì)，畢業(yè)后的工作打下基礎(chǔ)。同時(shí)，結(jié)合EDA技術(shù)，進(jìn)行仿

18、真設(shè)計(jì)，可以體現(xiàn)現(xiàn)代化的設(shè)計(jì)方法和理念，電子課程設(shè)計(jì)在培養(yǎng)學(xué)生能力方面及動(dòng)手能力方面有很大提高。</p><p>　　通過(guò)本次的課程設(shè)計(jì)，讓我學(xué)會(huì)了學(xué)以致用，更重要的是在“用”的基礎(chǔ)上有所創(chuàng)新。在許多的參考書(shū)上做這一個(gè)設(shè)計(jì)時(shí)都附加了一個(gè)動(dòng)態(tài)掃描的模塊，而本人認(rèn)為多加一個(gè)模塊只是起了一個(gè)畫(huà)蛇添足的作用并無(wú)實(shí)際的作用，所以我選擇了用六個(gè)鎖存器讓其靜態(tài)顯示，無(wú)論是在感官上或者說(shuō)是在實(shí)用的基礎(chǔ)上都比他們清晰明了，通俗易懂

19、。在這次課程設(shè)計(jì)中，我還學(xué)會(huì)了如何獲取資料，系統(tǒng)設(shè)計(jì)能力、動(dòng)手能力、分析排除故障能力等等一些實(shí)用能力。當(dāng)然，在這個(gè)設(shè)計(jì)的過(guò)程中也出現(xiàn)了一些問(wèn)題，比如說(shuō)測(cè)頻控制信號(hào)發(fā)生器的原理，開(kāi)始看一直看不懂，后來(lái)向高老師詢問(wèn)才最終得以解決，在這個(gè)模塊上我個(gè)人覺(jué)得這個(gè)二分頻做的一絕，所以在EDA這方面以后還得向老師和同學(xué)們多多學(xué)習(xí)。</p><p><b>　　附錄:</b></p><

20、p><b>　　十進(jìn)制程序：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity count10 is<

21、;/p><p>　　port(clr,clk,en:in std_logic;</p><p>　　q: buffer std_logic_vector(3 downto 0);</p><p>　　c10:out std_logic);</p><p><b>　　end;</b></p><p&

22、gt;　　architecture one of count10 is</p><p><b>　　begin</b></p><p>　　process (clk,clr)</p><p><b>　　begin</b></p><p>　　if clr='1' then

23、 q<="0000";</p><p>　　elsif clk'event and clk='1' then</p><p>　　if en='1' then</p><p>　　if (q<9) then q<=q+1;</p><p>　　else q&l

24、t;="0000";</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><

25、p>　　process(q)</p><p><b>　　begin</b></p><p>　　if q="1001" then c10<='1';</p><p>　　else c10<='0';</p><p><b>　　end if

26、;</b></p><p>　　end process;</p><p><b>　　end;</b></p><p>　　測(cè)頻控制信號(hào)發(fā)生器程序：</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;<

27、/p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity testpl is</p><p>　　port(clk:in std_logic;</p><p>　　tsten:out std_logic;</p><p>　　clr_cnt:out std

28、_logic;</p><p>　　load:out std_logic);</p><p><b>　　end;</b></p><p>　　architecture one of testpl is</p><p>　　signal div2clk:std_logic;</p><p>

29、;<b>　　begin</b></p><p>　　process(clk)</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1'then</p><p>　　div2clk<=not div2clk;

30、</p><p><b>　　end if ;</b></p><p>　　end process;</p><p>　　process (clk ,div2clk)</p><p><b>　　begin</b></p><p>　　if( clk='0'a

31、nd div2clk='0')then</p><p>　　clr_cnt<='1';</p><p>　　else clr_cnt<='0';</p><p><b>　　end if;</b></p><p>　　end process;</p>

32、<p>　　load<=not div2clk;</p><p>　　tsten<=div2clk;</p><p><b>　　end ;</b></p><p><b>　　鎖存器程序：</b></p><p>　　library ieee;</p>

33、<p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity reg4b is</p><p>　　port (load:in std_logic;</p><p>　　din:in std_logi

34、c_vector(3 downto 0);</p><p>　　dout:out std_logic_vector(3 downto 0));</p><p><b>　　end ;</b></p><p>　　architecture one of reg4b is</p><p><b>　　be

35、gin</b></p><p>　　process(load,din)</p><p><b>　　begin</b></p><p>　　if load'event and load='1'then</p><p>　　dout<=din;</p><p&

36、gt;<b>　　end if;</b></p><p>　　end process;</p><p><b>　　end;</b></p><p><b>　　參考書(shū)目：</b></p><p>　　潘松，《EDA技術(shù)實(shí)用教程》，北京，科學(xué)出版社，2005年</p>