數(shù)字邏輯課程設(shè)計--數(shù)字鐘的設(shè)計

1、<p>　　2012年5月20日</p><p><b>　　數(shù)字鐘的設(shè)計</b></p><p><b>　　設(shè)計任務(wù)要求</b></p><p>　　數(shù)字時鐘是由振蕩器、分頻器、計秒電路、計分電路、計時電路組成。計時采用24h和12h兩種。當接通電源或數(shù)字鐘走時出現(xiàn)誤差，都需要對數(shù)字鐘作時、分、秒時間校正。本

2、次設(shè)計的具體要求如下：</p><p>　　顯示時、分、秒的十進制顯示，采用24小時制。</p><p><b>　　校時功能。</b></p><p><b>　　整點報時。</b></p><p><b>　　設(shè)計思路</b></p><p><

3、;b>　　數(shù)字鐘的組成原理圖</b></p><p>　　數(shù)字式電子鐘實際上是一個對標準1Hz 進行計數(shù)的計數(shù)電路! 秒計數(shù)器滿60 后向分計數(shù)器進位,,分計數(shù)器滿60 后向時計數(shù)器進位, 時計數(shù)器按24翻1 規(guī)律計數(shù), 計數(shù)輸出經(jīng)譯碼器送LED 顯示器,由于計數(shù)的起始時間不可能與標準時間一致,故需要在電路上加上一個校時電路。 同時標準的1Hz時間信號必須做到準確、穩(wěn)定，通常使用石英晶體振蕩器電

4、路構(gòu)成，如下圖所示為數(shù)字式電子鐘的構(gòu)成原理框圖。</p><p><b>　　2、數(shù)字鐘設(shè)計方案</b></p><p>　　為完成上述功能，可以把數(shù)字鐘系統(tǒng)劃分為三部分：時針源（即標準秒鐘的產(chǎn)生電路）主體電路，擴展電路。主體電路EDA 設(shè)計又可劃分為計時電路、校時電路、譯碼顯示電路3部分。</p><p><b>　　3、底層電路設(shè)

5、計</b></p><p>　　時針源——晶體振蕩器電路給數(shù)字式電子鐘提供一個頻率穩(wěn)定、準確的32768Hz的方波信號,將32768Hz的高頻方波信號經(jīng)32768次分頻后得到1Hz 的方波信號供秒計數(shù)器進行計數(shù),實現(xiàn)該分頻功能的計數(shù)器相當于15 級二進制計數(shù)器。</p><p>　　計時電路——時間計數(shù)器電路由秒個位、 秒十位計數(shù)器，分個位、分十位計數(shù)及時個位、時十位計數(shù)電路構(gòu)

6、成。其中，秒個位和秒十位計數(shù)器，分個位和分十位計數(shù)為六十進制計數(shù)器，而根據(jù)設(shè)計要求時個位和時十位構(gòu)成的為二十四進制計數(shù)器，時間計數(shù)單元共有：時計數(shù)，分計數(shù)和秒計數(shù)3部分，根據(jù)設(shè)計要求時計數(shù)單元為一個二十四進制計數(shù)器，共輸出為兩位8421BCD碼形式；分計數(shù)和秒計數(shù)單元為六十進制計數(shù)器!，共輸出也為兩位8421BCD碼。圖1和圖2 分別給出了60進制計數(shù)器和24進制邏輯圖。</p><p>　　圖一、60進制計數(shù)器

7、</p><p>　　圖2、24進制計數(shù)器</p><p>　　校時電路——當剛接通電源或走時出現(xiàn)誤差時都需要對時間進行校正。對時間的校正是通過截斷正常的計數(shù)通路，而用頻率較高的方波信號加到其需要校正的計數(shù)單元的輸入端! 這樣可以很快使校正的時間調(diào)整到標準時間的數(shù)值，這時再將選擇開關(guān)打向正常時就可以準確走時了。如圖3所示為時、分、秒校時的校時電路。在校時電路中，其實現(xiàn)方法是采用計數(shù)脈沖和計

8、數(shù)使能來實現(xiàn)校時的。</p><p>　　譯 碼 顯 示 電 路——為了將計數(shù)器輸出的8421BCD碼顯示出來，須用顯示譯碼電路將計數(shù)器的輸出數(shù)碼轉(zhuǎn)換為數(shù)碼顯示器件所需要的輸出邏輯和一定的電流，這種譯碼器通常稱為七段譯碼顯示驅(qū)動器電路， 本設(shè)計可選器件7447為譯碼驅(qū)動電路。譯碼驅(qū)動電路將計數(shù)器輸出的8421BCD碼轉(zhuǎn)換為數(shù)碼管需要的邏輯狀態(tài)，并且為保證數(shù)碼管正常工作提供足夠的工作電流。</p>&

9、lt;p>　　4、數(shù)字鐘頂層電路設(shè)計</p><p>　　首先按前面的設(shè)計方案進行低層模塊的設(shè)計與編輯仿真，正確無誤后，即可將設(shè)計的低層模塊轉(zhuǎn)化為與之相對應(yīng)的元件符號，而后我們就可以用這些元件符號來設(shè)計數(shù)字鐘的頂層原理圖，如圖4所示。本設(shè)計中要仿真的對象為數(shù)字鐘，須設(shè)定一個1Hz的輸入時鐘信號和一個校時脈沖SET,模擬的設(shè)置開關(guān)信號MODE的波形,為了能夠看到合適的仿真結(jié)果,假定網(wǎng)絡(luò)時間(Girl Size

10、)為10.0ns，總模擬的時間（END TIME）為3ms。</p><p><b>　　軟件仿真</b></p><p>　　1、60進制計數(shù)器的仿真結(jié)果如下：</p><p>　　60進制計數(shù)器仿真波形圖</p><p>　　2、24進制計數(shù)器仿真結(jié)果如下：</p><p>　　24進制計數(shù)器

11、仿真波形圖</p><p>　　3、數(shù)字鐘的頂層電路仿真結(jié)果如下：</p><p>　　數(shù)字鐘的頂層電路波形仿真圖</p><p><b>　　討論</b></p><p>　　數(shù)字時鐘基于MAX+ plus II設(shè)計, 經(jīng)過軟件仿真并下載到硬件( 電子EDA 實驗開發(fā)系統(tǒng)) 實現(xiàn), 結(jié)果表明本設(shè)計是合理可行的,但是感覺

12、很繁瑣，是不是可以考慮一種過程簡單一點的呢？通過查閱大量資料發(fā)現(xiàn)是可以的。其另一種設(shè)計思想及方法是以語言描述為主, 原理圖設(shè)計相結(jié)合。但是使用過多可能會導致編譯失敗。所以在設(shè)計的過程中，如何取舍是一個難題，本人認為對于我這樣基礎(chǔ)不是很扎實的，采用前者是比較合理的</p><p><b>　　參考文獻:</b></p><p>　　(1)歐陽星明，數(shù)字邏輯【M】武漢華中

13、科技大學出版社,2002.222-248</p><p>　　(2)廖裕評，陸瑞強,CPLD數(shù)字電路設(shè)計__使用 MAX+Plus II[M],北京:清華大學出版社2001.460-475.</p><p>　　(3)呂思忠，施齊云:數(shù)字電路實驗與課程設(shè)計[M]，哈爾濱：哈爾濱工程大學出版社，2001.20-25</p><p><b>　　心得和體會&l

14、t;/b></p><p>　　經(jīng)過這次課程設(shè)計，使我在課堂上所學的知識得到了鞏固，同時又把理論知識應(yīng)用到實際當中，鍛煉了我們大動手動腦能力。</p><p>　　在設(shè)計過程中，我們遇到了不少的困難，比如說芯片不認識，比較難找，找到了還得花時間花心思去學習研究。</p><p>　　這個過程是一個考驗人耐心的過程，不能有絲毫的急躁，馬虎，要熟練地掌握課本上的知