一種用于無線通信的DSP結(jié)構(gòu)設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著數(shù)字信號處理技術(shù)和半導(dǎo)體技術(shù)的迅速發(fā)展，數(shù)字信號處理系統(tǒng)越來越趨向以數(shù)字信號處理器(DSP)為核心，各種數(shù)字信號處理系統(tǒng)已經(jīng)可以采用單片系統(tǒng)實(shí)現(xiàn)，基于DSP內(nèi)核的專用數(shù)字信號處理系統(tǒng)芯片開發(fā)模式成為這類系統(tǒng)開發(fā)的主流方式，通過采用合適的DSP內(nèi)核可以簡化設(shè)計(jì)并縮短產(chǎn)品上市時(shí)間，快速實(shí)現(xiàn)不斷發(fā)展地?cái)?shù)字信號處理算法。 本文分析了無線通信領(lǐng)域的常用算法，如維特比算法，基于分析對DSP提出了要求，并對現(xiàn)有DSP器件進(jìn)行了分析，指出了

2、其不足之處。相比于現(xiàn)有DSP通過多處理單元，大總線寬度和并行性來提高DSP的運(yùn)算速度，提出了基于算法的DSP結(jié)構(gòu)，通過提高算法符合度來提高DSP的運(yùn)算速度。針對特定算法，還設(shè)計(jì)了相應(yīng)的指令、適合算法的總線結(jié)構(gòu)和運(yùn)算單元結(jié)構(gòu)。 對于所設(shè)計(jì)的DSP結(jié)構(gòu)，做了IP核開發(fā)的嘗試。用Verilog對整體結(jié)構(gòu)作了行為級描述和仿真。各個(gè)運(yùn)算單元結(jié)構(gòu)進(jìn)行了RTL級描述和門級綜合，門級仿真。仿真結(jié)果表明，和現(xiàn)有DSP相比，雖然本文設(shè)計(jì)的DSP運(yùn)算