數(shù)字集成電路測試壓縮方法研究.pdf

1、隨著芯片設(shè)計向深亞微米工藝的推進(jìn)，數(shù)字IC的設(shè)計技術(shù)水平越來越高，特征尺寸越來越小，集成密度越來越大。IC制造能力的不斷攀升對IC測試提出了更大的挑戰(zhàn)。為了保證高質(zhì)量的IC產(chǎn)品，要在產(chǎn)品制造之前對其進(jìn)行測試，因為它是保證IC成品率的一個重要途徑。已提出的各種設(shè)計方法使得測試數(shù)據(jù)量極其龐大，而現(xiàn)有的測試設(shè)備的速度、存儲容量和I/O通道的處理能力滿足不了測試需求，從而成為限制高質(zhì)量測試的瓶頸。因此研究新型有效的數(shù)字集成電路測試生成、測試壓縮

2、算法具有十分重要的理論價值和實際意義。 本文總結(jié)了近年來時延測試領(lǐng)域的研究成果，重點分析了測試數(shù)據(jù)壓縮技術(shù)，討論了各種方法的優(yōu)缺點。IC制造工藝向深亞微米的推進(jìn)帶來許多新問題，如串?dāng)_問題、定時問題等等，針對解決這些問題的新測試方法又大大提高了測試成本。近幾年為了降低測試成本，提高測試效率，提出了各種各樣的測試壓縮算法，這些算法可以很好的提高測試壓縮效率，這些方法大都需要額外的硬件電路。本文給出了一種基于掃描鏈隱藏技術(shù)和X一壓縮的

3、多掃描電路的測試壓縮方法—全方位的測試壓縮方法。該方法采用可變寬度的掃描鏈解壓縮方法對測試輸入進(jìn)行解壓縮，并且測試響應(yīng)結(jié)合了x-壓縮的優(yōu)點，測試響應(yīng)整合器最小化故障被屏蔽的概率，掃描鏈的結(jié)構(gòu)采取廣播掃描模式，在此基礎(chǔ)上對其改進(jìn)使其可同時處理取值相反的觸發(fā)器。并行模式可處理取值相同的測試向量以及與已有的測試向量的對應(yīng)位互為反值的測試向量。串行模式可進(jìn)一步處理剩余的緊湊的測試向量值，由于并行部分采用反相器可實現(xiàn)觸發(fā)器復(fù)用，從而降低了硬件開銷