異步串口通信模塊硬IP核的設(shè)計(jì)與驗(yàn)證.pdf

1、基于0．35μm SiGe CMOS工藝，本文設(shè)計(jì)了一款通用異步接收/發(fā)送器(UART：Universal asynchronous receiver/transmitter)的硬IP(Intellectual Property)核。電路采用半定制方法設(shè)計(jì)，設(shè)計(jì)流程包括物理綜合、版圖的物理實(shí)現(xiàn)、驗(yàn)證和功耗分析。 串行通信中信號(hào)傳輸?shù)氖д娑容^小，從而能夠在距離很遠(yuǎn)的兩個(gè)系統(tǒng)之間傳遞數(shù)據(jù)。通用異步接收/發(fā)送器是用于串行通信的一種集成

2、電路，包括發(fā)送模塊(并轉(zhuǎn)串)和接收模塊(串轉(zhuǎn)并)，實(shí)現(xiàn)數(shù)據(jù)在串行和并行之間來回轉(zhuǎn)換。該模塊還可以作為硬IP核應(yīng)用于微處理器接口的設(shè)計(jì)中。 隨著半導(dǎo)體制造工藝特征尺寸的減小和數(shù)字集成電路設(shè)計(jì)復(fù)雜度的提高，互連線延遲效應(yīng)在設(shè)計(jì)中顯得越來越重要了。采用物理綜合解決了深亞微米工藝條件下線負(fù)載模型精度降低的問題。本文給出了傳統(tǒng)設(shè)計(jì)流程中邏輯綜合的諸多限制并討論了在已知物理信息的條件下連線估計(jì)的準(zhǔn)確度是怎樣提高的。 在超大規(guī)模集成電

3、路(VLSI)設(shè)計(jì)中，物理實(shí)現(xiàn)是指把硬件結(jié)構(gòu)轉(zhuǎn)化為幾何版圖的過程?；贑MOS 4層金屬的工藝，設(shè)計(jì)了UART硬IP核的物理版圖。在標(biāo)準(zhǔn)單元布局完成后，由版圖工具插入時(shí)鐘樹。布線完成后，提取實(shí)際的延時(shí)信息并反標(biāo)到靜態(tài)時(shí)序分析工具Prime Time進(jìn)行靜態(tài)時(shí)序分析。在提交流片數(shù)據(jù)之前需進(jìn)行LVS(layout versus schematic)和DRC(design rule checking)檢查。 功能驗(yàn)證和仿真在ASIC設(shè)

4、計(jì)中始終扮演著十分重要的角色。uART硬IP核的驗(yàn)證分為兩類：動(dòng)態(tài)仿真和靜態(tài)驗(yàn)證。在動(dòng)態(tài)仿真中，總線功能模型BFM(BusFunction Model)用來模擬處理器的接口。本文重點(diǎn)討論了UART硬IP核的靜態(tài)驗(yàn)證方法(包括形式驗(yàn)證和靜態(tài)時(shí)序分析)。形式驗(yàn)證是用數(shù)學(xué)的方法來比較兩個(gè)邏輯功能是否一致。靜態(tài)時(shí)序分析，在某種程度上可以說是ASIC設(shè)計(jì)中最重要的一步，布局布線之前和之后都要對(duì)網(wǎng)表進(jìn)行靜態(tài)時(shí)序分析。 低功耗成為芯片設(shè)計(jì)的一