基于ME算法的RS譯碼器的設(shè)計(jì)和FPGA實(shí)現(xiàn).pdf

1、RS碼已經(jīng)廣泛地應(yīng)用于通信系統(tǒng)、數(shù)字電視和計(jì)算機(jī)存儲(chǔ)系統(tǒng)中，用來提高數(shù)據(jù)傳輸?shù)目煽啃浴１疚囊訢VB標(biāo)準(zhǔn)中定義的RS(204，188)譯碼器來進(jìn)行設(shè)計(jì)。詳細(xì)介紹了改進(jìn)的歐幾里德(ME)算法及以此算法為基礎(chǔ)的RS譯碼器的設(shè)計(jì)與實(shí)現(xiàn)，采用了流水線結(jié)構(gòu)，對(duì)譯碼器的各個(gè)模塊進(jìn)行了分析和建模，并由EDA工具完成了設(shè)計(jì)的邏輯功能的驗(yàn)證和電路結(jié)構(gòu)的綜合，在FPGA上進(jìn)行了實(shí)現(xiàn)，從而完成了整個(gè)RS譯碼器的Top-Down設(shè)計(jì)。 本文的主要工作有：

2、 1)采用更高效的ME算法，不僅減少了邏輯單元的使用量，而且速度上也得到提高；2)用Verilog HDI，語言實(shí)現(xiàn)RS的譯碼，包括伽羅華(Galoias)域內(nèi)的乘法除法器的設(shè)計(jì)，關(guān)鍵方程求解電路等等；3)對(duì)于錢氏搜索電路的實(shí)現(xiàn)進(jìn)行了改進(jìn)，使電路結(jié)構(gòu)進(jìn)一步簡化；4)硬件上用Altera公司Cyclone系列的EPIC20F324C8芯片加以實(shí)現(xiàn)。 經(jīng)過綜合和FPGA實(shí)現(xiàn)后，發(fā)現(xiàn)此RS(204，188)譯碼器規(guī)模大約為3.5萬門，