數(shù)字電路設(shè)計(jì)中的時(shí)鐘設(shè)計(jì)

1、FPGACPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)1FPGACPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享摘要：摘要：在數(shù)字電路的設(shè)計(jì)中，時(shí)序設(shè)計(jì)是一個(gè)系統(tǒng)性能的主要標(biāo)志，在高層次設(shè)計(jì)方法中，對時(shí)序控制的抽象度也相應(yīng)提高，因此在設(shè)計(jì)中較難把握，但在理解RTL電路時(shí)序模型的基礎(chǔ)上，采用合理的設(shè)計(jì)方法在設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)是行之有效的，通過許多設(shè)計(jì)實(shí)例證明采用這種方式可以使電路的后仿真通過率大大提高，并且系統(tǒng)的工作頻率可以達(dá)到一個(gè)較高水平。關(guān)鍵詞：關(guān)鍵詞：FP

2、GA數(shù)字電路時(shí)序時(shí)延路徑建立時(shí)間保持時(shí)間1數(shù)字電路設(shè)計(jì)中的幾個(gè)基本概念：數(shù)字電路設(shè)計(jì)中的幾個(gè)基本概念：1.1建立時(shí)間和保持時(shí)間：建立時(shí)間和保持時(shí)間：建立時(shí)間（setuptime）是指在觸發(fā)器的時(shí)鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（holdtime）是指在觸發(fā)器的時(shí)鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。如圖1。數(shù)據(jù)穩(wěn)定

3、傳輸必須滿足建立和保持時(shí)間的要求，當(dāng)然在一些情況下，建立時(shí)間和保持時(shí)間的值可以為零。PLDFPGA開發(fā)軟件可以自動(dòng)計(jì)算兩個(gè)相關(guān)輸入的建立和保持時(shí)間（如圖2）圖1建立時(shí)間和保持時(shí)間關(guān)系圖注：注：?在考慮建立保持時(shí)間時(shí)，應(yīng)該考慮時(shí)鐘樹向后偏斜的情況，在考慮建立時(shí)間時(shí)應(yīng)該考慮時(shí)鐘樹向前偏斜的情況。在進(jìn)行后仿真時(shí)，最大延遲用來檢查建立時(shí)間，最小延時(shí)用來檢查保持時(shí)間。?建立時(shí)間的約束和時(shí)鐘周期有關(guān)，當(dāng)系統(tǒng)在高頻時(shí)鐘下無法工作時(shí)，降低時(shí)鐘頻率就可以

4、使系統(tǒng)完成工作。保持時(shí)間是一個(gè)和時(shí)鐘周期無關(guān)的參數(shù)，如果設(shè)計(jì)不合理，使得布局布線工具無法布出高質(zhì)量的時(shí)鐘樹，那么無論如何調(diào)整時(shí)鐘頻率也無法達(dá)到要求，只有對所設(shè)計(jì)系統(tǒng)作較大改動(dòng)才有可能正常工作，導(dǎo)致設(shè)計(jì)效率大大降低。因此合理的設(shè)計(jì)系統(tǒng)的時(shí)序是提高設(shè)計(jì)質(zhì)量的關(guān)鍵。在可編程器件中，時(shí)鐘樹的偏斜幾乎可以不考慮，因此保持時(shí)間通常都是滿足的。1.2FPGA中的競爭和冒險(xiǎn)現(xiàn)象中的競爭和冒險(xiǎn)現(xiàn)象信號在FPGA器件內(nèi)部通過連線和邏輯單元時(shí)，都有一定的延時(shí)

5、。延時(shí)的大小與連線的長短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉(zhuǎn)換也需要一定的過渡時(shí)間。由于存在這兩方面因素，多路信號的電平值FPGACPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)3器的D輸入端對毛刺不敏感。根據(jù)這個(gè)特性，我們應(yīng)當(dāng)在系統(tǒng)中盡可能采用同步電路，這是因?yàn)橥诫娐沸盘柕淖兓及l(fā)生在時(shí)鐘沿，只要毛刺不出現(xiàn)在時(shí)鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對系統(tǒng)造成危害。（由于毛刺很短，多為幾納秒，基本

6、上都不可能滿足數(shù)據(jù)的建立和保持時(shí)間）去除毛刺的一種常見的方法是利用D觸發(fā)器的D輸入端對毛刺信號不敏感的特點(diǎn)，在輸出信號的保持時(shí)間內(nèi)，用觸發(fā)器讀取組合邏輯的輸出信號，這種方法類似于將異步電路轉(zhuǎn)化為同步電路。圖4給出了這種方法的示范電路，圖5是仿真波形。圖4消除毛刺信號方法之二圖5圖4所示電路的仿真波形如前所述，優(yōu)秀的設(shè)計(jì)方案，如采用格雷碼計(jì)數(shù)器，同步電路等，可以大大減少毛刺，但它并不能完全消除毛刺。毛刺并不是對所有輸入都有危害，例如D觸發(fā)

7、器的D輸入端，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對系統(tǒng)造成危害。因此我們可以說D觸發(fā)器的D輸入端對毛刺不敏感。但對于D觸發(fā)器的時(shí)鐘端，置位端，清零端，則都是對毛刺敏感的輸入端，任何一點(diǎn)毛刺就會(huì)使系統(tǒng)出錯(cuò)，但只要認(rèn)真處理，我們可以把危害降到最低直至消除。下面我們就對幾種具體的信號進(jìn)行探討。1.3清除和置位信號清除和置位信號在FPGA的設(shè)計(jì)中，全局的清零和置位信號必須經(jīng)過全局的清零和置位管腳輸入，因?yàn)樗麄円矊儆?/p>