Garfield5芯片中的信號完整性分析.pdf

1、隨著工藝進入深亞微米,信號完整性問題,包括由互連耦合電容引起的串擾噪聲,電流流過電源/地兩絡(luò)產(chǎn)生的直流屯壓降,電流密度過高引起的電遷移,已經(jīng)對0.18um工藝和以下工藝超大規(guī)模集成電路(VLSI)物理設(shè)計的正確性產(chǎn)生重大影響。很明顯,信號完整性分析已經(jīng)成為整個后端設(shè)計流程的重要組成部分。我們越早分析和預(yù)防這些深亞微米出現(xiàn)的寄生效應(yīng),設(shè)計循環(huán)的次數(shù)就越少,產(chǎn)品的設(shè)計周期也就越短。目前,VLSI物理設(shè)計都是由EDA工具輔助完成,盡管這些工具

2、很多都帶有信號完整性(SI)分析引擎,但是僅僅依靠使用工具米達到信號完整性問題收斂需要較多的循環(huán)次數(shù),在此基礎(chǔ)上研究出更加快速的信號完整性收斂方法對芯片達到快速設(shè)計收斂有著重大的意義。 本文主要研究集成電路(IC)物理設(shè)計中信號完整性問題的快速收斂方法。通過理論和實驗兩個方面分析影響信號完整性的諸多因素,在總結(jié)前人研究成果的基礎(chǔ)上提出了更為完善的信號完整性控制流程,包括串擾的預(yù)防、分析和快速修復的方法,以及采用Astro-Rai

3、l對電壓降和電遷移的分析和控制。然后把本文提出的信號完整性控制流程應(yīng)用于0.18um工藝下Garfield5 SoC芯片物理設(shè)計流程中。采用本文提出的串擾驅(qū)動的流程,靜態(tài)噪聲超過閾值電壓VDD*25％的連線的數(shù)量比非串擾驅(qū)動的流程減少了75％,串擾延時△delay的絕對值大于0.01的連線數(shù)量減少了80％,大大減少了后面修復串擾的工作量。采用本文提出的第三種修復方法對串擾噪聲進行修復,非串擾驅(qū)動下修復次數(shù)為6次,串擾驅(qū)動下為3次。實驗結(jié)