LVDS高速數(shù)據(jù)收發(fā)器的研究與設計.pdf

1、本文研究了LVDS高速數(shù)據(jù)收發(fā)器的研究與設計。 LVDS（低壓差分信號）是一種小振幅差分信號技術(shù)。作為一個高速信號傳輸?shù)慕涌跇藴剩琇VDS具有高速度、低功耗、低噪聲、低成本等優(yōu)點，在廣泛的領域里解決了高速數(shù)據(jù)傳輸?shù)钠款i問題。 但是，隨著信息技術(shù)的進一步發(fā)展，對數(shù)據(jù)率和長距離傳輸?shù)囊笤絹碓礁?。如何實現(xiàn)Gbps的數(shù)據(jù)率和數(shù)十米的傳輸距離是LVDS傳輸?shù)囊粋€新的技術(shù)難點和研究熱點。包括國家半導體和德州儀器等世界知名公司都在這

2、方面作了深入的研究。 在這樣的背景下，本項目對數(shù)據(jù)率達2Gbps、傳輸距離達10m的LVDS收發(fā)器進行了研究設計。在研究過程中，對擴展傳輸距離的核心技術(shù)--均衡器技術(shù)做了深入分析。項目的目的是設計一個內(nèi)置PLL和帶隙的符合以上要求的LVDS收發(fā)器芯片。 主要研究工作和內(nèi)容如下： （1）深入分析信號的傳輸特性，其中包括傳輸線的性質(zhì)和整個信道的建模。同時還分析了傳輸系統(tǒng)中的非理想效應，如碼間干擾、串擾和電源噪聲。

3、 （2）設計了LVDS發(fā)送器電路，其中包括串行化器、前級緩沖電路、驅(qū)動器等模塊。重點分析了驅(qū)動器設計中的終端阻抗匹配問題。 （3）深入分析了均衡器的原理和設計方法。設計了用于接收器的模擬自適應均衡器及LVDS接收器前端電路。 （4）對版圖設計中的ESD保護和其它問題進行了分析。 對于項目中包括的數(shù)據(jù)恢復電路（CDR）、PLL、DLL、帶隙等電路，因為另外有同學專門研究并撰寫論文，所以沒有加以介紹。 芯