RFIC的ESD防護(hù)電路與優(yōu)化設(shè)計(jì)技術(shù)研究.pdf

1、由于射頻集成電路（RFIC）所獨(dú)有的特點(diǎn)，如對(duì)噪聲系數(shù)敏感、要求良好的匹配和合適的增益等等，與普通的模擬/數(shù)字集成電路不同，其靜電防護(hù)（ESD）設(shè)計(jì)變得更加復(fù)雜和困難。本文主要研究了在深亞微米CMOS技術(shù)條件下，RFIC的ESD保護(hù)設(shè)計(jì)及RFIC與ESD保護(hù)電路之間的協(xié)同優(yōu)化問題，從ESD仿真測試平臺(tái)的搭建、器件結(jié)構(gòu)改進(jìn)、帶有ESD保護(hù)的匹配網(wǎng)絡(luò)分析、ESD器件與RF電路協(xié)同設(shè)計(jì)（co-design）方法和消除ESD影響的電路措施改進(jìn)等

2、方面進(jìn)行了分析研究。主要研究工作和成果如下：
　　1.論文針對(duì)幾種ESD保護(hù)器件的特點(diǎn)進(jìn)行了對(duì)比研究，選擇了結(jié)構(gòu)簡單、寄生參數(shù)少、放電效率高且開關(guān)參數(shù)易調(diào)節(jié)的LVTSCR器件。分析了深亞微米器件在ESD大應(yīng)力下的載流子傳輸特性，采用了載流子輸運(yùn)模型和碰撞電離模型，通過搭建TLP仿真測試平臺(tái)，對(duì)90nm工藝條件下的LVTSCR的工作原理和特性進(jìn)行了討論，分析了幾個(gè)主要參數(shù)對(duì)LVTSCR特性的影響。結(jié)果表明，本文中的LVTSCR器件的

3、開啟電壓小于4V，與同等工藝條件下的ggNMOS試驗(yàn)結(jié)果相比較，具有相同水平的開啟電壓，而維持電壓要小很多（1.1V對(duì)3.3V），因此具有更高的放電效率，適合深亞微米條件下的RFIC輸入/輸出端的ESD保護(hù)。論文的研究成果為深亞微米LVTSCR結(jié)構(gòu)的ESD應(yīng)力研究和TLP仿真測試的改進(jìn)提供了理論依據(jù)。
　　2.根據(jù)LVTSCR的電學(xué)特性，分析了不同偏置條件對(duì)其開關(guān)特性的影響，提出了結(jié)構(gòu)改進(jìn)方法以獲得良好的開關(guān)參數(shù)。由于SCR類器件

4、具有導(dǎo)通電阻很小但維持電壓過低的問題，在應(yīng)用中容易引起功能電路的閂鎖或者ESD結(jié)構(gòu)開啟后不能自行關(guān)閉?；谔岣呔S持電壓即提高器件內(nèi)部的導(dǎo)通電阻這一原則，在LVTSCR結(jié)構(gòu)改進(jìn)中采用了幾種增大電流路徑的辦法，最終放棄器件原有的柵極，改為縱向的雙槽結(jié)構(gòu)進(jìn)行限流從而獲得了良好的效果，占用了較小的芯片面積。在此基礎(chǔ)上，對(duì)槽深與維持電壓的關(guān)系進(jìn)行了量化分析，并對(duì)一定極限下此方法遇到的瓶頸進(jìn)行了討論。結(jié)果表明，通過結(jié)構(gòu)改進(jìn)，LVTSCR的維持電壓達(dá)

5、到了1.5V以上，使該器件可以滿足大部分深亞微米低壓電路的ESD保護(hù)需求。
　　3.由于在現(xiàn)有的RFIC設(shè)計(jì)技術(shù)中，缺乏ESD器件的模型（包括大應(yīng)力模型和小信號(hào)模型），而現(xiàn)有的等效方法，在RF分析中忽略了太多的寄生效應(yīng)，因此導(dǎo)致在增加ESD結(jié)構(gòu)后核心電路的性能嚴(yán)重惡化，尤其當(dāng)工作頻率很高（>5GHz）時(shí)，寄生參數(shù)的細(xì)微變化有可能帶來端口不匹配、噪聲變差或者增益降低。因此， 本文建立了一種能夠準(zhǔn)確量化ESD結(jié)構(gòu)參數(shù)并將其引

6、入RF仿真的方法，該方法結(jié)合了器件級(jí)仿真、器件-電路混合模式仿真以及高頻仿真的特點(diǎn)，對(duì)帶有ESD保護(hù)的匹配網(wǎng)絡(luò)提取S參數(shù)并建立查表模型，以引入RF設(shè)計(jì)中。其中，ESD結(jié)構(gòu)的所有寄生效應(yīng)在進(jìn)行小信號(hào)分析時(shí)將全部被考慮進(jìn)來，具有無損性，因此能過做到準(zhǔn)確的仿真，使RFIC的性能得到最優(yōu)化。通過一個(gè)5.25GHz窄帶LNA-ESD設(shè)計(jì)，結(jié)合單/雙向二級(jí)LVTSCRESD保護(hù)網(wǎng)絡(luò)，對(duì)這種co-design方法的可行性進(jìn)行了驗(yàn)證，對(duì)比了不同ESD網(wǎng)

7、絡(luò)結(jié)構(gòu)在加入前后及電路優(yōu)化前后的性能，該結(jié)果與文獻(xiàn)中的單向二級(jí)ggNMOS保護(hù)結(jié)構(gòu)相比，在同樣的器件尺寸下獲得了原有二倍的HBM防護(hù)水平。
　　4.本文利用電源電路中的反饋補(bǔ)償電路結(jié)構(gòu)，通過調(diào)節(jié)反饋信號(hào)的大小和相位，使得在ESD器件位置的原始信號(hào)和反饋信號(hào)相互抵消。利用這種補(bǔ)償技術(shù)，在RFIC正常工作時(shí)，被保護(hù)端口的信號(hào)對(duì)于ESD結(jié)構(gòu)不可見或部分可見，起到了一種屏蔽的效果，因此使得大面積的ESD器件能夠應(yīng)用于更高的頻率范圍。通過對(duì)

8、改進(jìn)的雙槽結(jié)構(gòu)LVTSCR組成的50Ω傳輸網(wǎng)絡(luò)進(jìn)行分析，結(jié)合第五章提出的co-design方法，對(duì)加入補(bǔ)償電路前后的網(wǎng)絡(luò)傳輸特性進(jìn)行了分析和討論。結(jié)果表明，反饋補(bǔ)償電路能夠在一定的頻率范圍內(nèi)對(duì)ESD結(jié)構(gòu)做到有效隔離，使電路的匹配效果得到改進(jìn)，通過調(diào)整反饋電路的參數(shù)可以使其能夠具有合適的中心頻率和帶寬，同時(shí)不會(huì)犧牲ESD防護(hù)的水平。這種方法使得原有的ESD保護(hù)結(jié)構(gòu)的適用頻率獲得了幾個(gè)GHz的提升。
　　綜上所述，本文以普通的模擬/數(shù)