基于FPGA的MJPEG視頻解碼器的芯片設(shè)計(jì).pdf

1、隨著科技的不斷發(fā)展，各式各樣的多媒體技術(shù)在計(jì)算機(jī)網(wǎng)絡(luò)和日常生活中得到了廣泛的應(yīng)用。其中，JPEG靜態(tài)圖像壓縮標(biāo)準(zhǔn)以其良好的壓縮性能在圖像處理領(lǐng)域獲得了廣泛的應(yīng)用。通過JPEG壓縮算法，可以大大減少存儲和傳輸圖像數(shù)據(jù)時所需要的存儲空間和網(wǎng)絡(luò)帶寬。在JPEG標(biāo)準(zhǔn)提供的四種工作模式中，廣泛采用的為JPEG基本系統(tǒng)。
　　 本文首先簡單介紹了JPEG標(biāo)準(zhǔn)與常用的JFIF文件存儲格式，然后對JPEG壓縮標(biāo)準(zhǔn)基本系統(tǒng)包含的各部分算法進(jìn)行了詳

2、細(xì)的闡述。在對各種算法進(jìn)行了衡量和比較后，利用VerilogHDL硬件描述語言，采用流水線的設(shè)計(jì)思路，對JPEG基本系統(tǒng)解碼器的各個模塊進(jìn)行了硬件實(shí)現(xiàn)，并給出了整體設(shè)計(jì)的功能仿真波形和驗(yàn)證結(jié)果。由于JPEG基本系統(tǒng)解碼器采用了流水線設(shè)計(jì)，因此可同時對多幅連續(xù)JPEG圖像進(jìn)行解碼。在此設(shè)計(jì)的基礎(chǔ)上，本文進(jìn)一步提出了MJPEG視頻解碼器的設(shè)計(jì)方案，并通過了功能仿真和基于FPGA的綜合驗(yàn)證了方案的可行性。
　　 通過對本課題中JPEG